PCB部落格 - 用於電源完整性的高速PCB板類比

訊號邊緣越來越快, 當今高速數位電視設計者面臨的問題 PCB電路板 幾年前是無法想像的. 對於小於1納秒的訊號邊緣變化, PCB上的電源層和接地層之間的電壓在電路板上的任何地方都不相同, 這會影響集成電路晶片的電源，並導致晶片的邏輯錯誤. 確保高速設備的正確運行, 設計者應消除此類電壓波動，並保持低阻抗配電路徑. 要做到這一點, 您需要在電路板上添加去耦電容器，以减少電源和接地層上高速訊號產生的雜訊. 你必須知道要使用多少電容器, 每個電容器的值應該是多少, 以及把它們放在黑板上的位置. 一方面, 你可能需要很多電容器, 另一方面, 電路板上的空間有限且寶貴, 這些細節决定了設計的成敗.

試錯設計方法耗時且昂貴，通常會導致過度約束的設計，從而新增不必要的製造成本。 對於針對各種電路板配寘進行反覆運算測試的設計，使用軟體工具類比和優化電路板設計和電路板資源使用是一種更實用的方法。 本文通過設計用於光纖/寬帶無線網路的xDSM（密集子載波多工）電路板來說明這一過程。 軟件模擬工具使用Ansoft的SIwave，該軟件基於混合全波有限元科技，可以直接從佈局工具Cadence Allegro、Mentor Graphics BoardStation、Synopsys Encore和Zuken CR-5000 board Designer導入電路板設計。 圖1是SIwave中設計的PCB佈局。 由於PCB的結構是平面的，SIwave可以有效地進行全面分析，其分析輸出包括板的諧振、阻抗、所選網絡的s參數以及電路的等效Spice模型。 xDSM板的尺寸（即電源和接地層）為11 x 7.2英寸（28 x 18.3釐米）。 電源層和接地層均為1.4mil厚的銅箔，由23.98mil厚的基板隔開。 為了理解電路板的設計，首先，考慮xDSM電路板的裸板（無組件安裝）特性。 根據電路板上高速訊號的上升時間，您需要瞭解電路板在高達2GHz的頻域中的行為。 圖2顯示了正弦訊號激勵電路板在0.54GHz下諧振時的電壓分佈。 同樣，電路板在0.81GHz和0.97GHz及以上頻率下諧振。 為了更好地理解，您還可以在這些頻率下類比諧振模式下電源和接地層之間的電壓分佈。

在0.54GHz的諧振模式下，電路板中心的電源面和接地層之間的電壓差變為零。 對於一些更高頻率的諧振模式也是如此。 但並非在所有諧振模式中都是這樣，例如在1.07GHz、1.64GHz和1.96GHz的高階諧振模式中，電路板中心的電壓差變化為非零。 找到零損耗變化點有助於我們放置需要在短時間內發生大電流變化的設備。 例如，如果將Xinlix FPGA晶片放置在電路板上，該晶片將在0.2納秒內產生2A的輸入電流變化。 短時間內如此大的電流變化將導致電路板的功率完整性問題，這將導致電路板產生各種諧振模式，導致電源層和接地層上的電壓不均勻。 然而，一些諧振模式在電路板的中心具有零衰减特性，囙此將FPGA晶片放置在這裡可以避免電路板上出現這些低頻諧振模式。 FPGA晶片無法激勵這些低頻諧振模式，因為不可能從電路板中心耦合到這些諧振模式。 紫色曲線顯示了當位於電路板中心的晶片從電源平面吸取電流時引起的共振。 事實上，峰值出現在高階諧振頻率1.07GHz、1.64GHz和1.96GHz處，但不像我們預期的那樣出現在低階諧振頻率0.54GHz、0.81GHz和0.97GHz處。 紫色曲線表示當位於電路板中心的晶片從功率平面吸取電流時引起的共振； 綠色曲線顯示晶片偏離中心時的響應。

雖然設備放置和放置可以幫助减少電源完整性問題，但它們並不能解决所有問題。 首先，你不能把所有的關鍵組件放在電路板的中心。 通常，設備放置的靈活性是有限的。 第二，在任何給定位置都會激發一些共振模式。 例如，圖3中的綠色曲線顯示，當您將晶片沿某個軸偏離中心時，將激發0.54GHz諧振模式。 成功設計電路板PDS（配電系統）的關鍵是在適當位置添加去耦電容器，以確保電源的完整性，並確保在足够寬的頻率範圍內，地面反彈雜訊足够小。

去耦電容器

想像一個FPGA在0.2ns上升沿上下沉2A，此時電源電壓暫時降低（下降），地平面電壓暫時升高（地面反彈）。 其變化幅度取決於電路板的阻抗和晶片偏置引脚處用於提供電流的去耦電容器（圖4a）。 由於電流的瞬態值為2A，電壓的瞬態值由V=Z—I確定，Z是從晶片端看到的阻抗，囙此，為了避免電壓的峰值波動，在從直流到訊號頻寬的頻率範圍內，Z值必須低於某個閾值。 其變化幅度取決於電路板的阻抗和晶片偏置引脚處用於提供電流的去耦電容器； 為了避免電壓尖峰，Z值必須低於從直流到訊號頻寬的頻率範圍內的特定頻率。 閾值。 圖中的虛線部分是PDS阻抗應滿足的目標區域。 在這種設計中，為了保持電源完整性，電源對地電壓波動必須保持在3.3伏標準值的5%以內。 囙此，雜訊不能大於0.05—3.3V=165 mV。據此，可以根據歐姆定律計算PDS的阻抗：165mV/2A=82.5mÎ）

.對於頻率，通常為1 kHz或更低-電源滿足阻抗特性，並且電源和接地層的結構通常不會破壞阻抗特性，因為它們表現出低電阻和電感特性。 當頻率高於1kHz時，電流路徑的互感足够大，導致電壓超過極限值，根據更高的頻率，去耦電容器作為功率平面和接地層之間的低阻抗連接是必要的。 滿足PDS阻抗要求所需的訊號頻寬可以通過以下等式估算：在本設計中，其頻寬為1.75GHz。

為了獲得如此寬的頻寬，通常需要在MHz訊號區域放置許多高頻陶瓷電容器，並在kHz訊號區域放置較大的電解電容器。 與其他組件一起，這些電容器矩陣佔據了寶貴的電路板空間。 在試錯設計方法中，物理原型是不可或缺的，虛擬原型科技使設計者無需物理原型即可解决這一問題。 為PCB板（如本例中的xDSM板）設計PDS，使用SIwave在IC晶片上放置埠，並在適當的頻寬內計算板的輸入阻抗。 圖5中的紅色曲線顯示了電路板上沒有電容器時的阻抗。 阻抗軸和頻率軸均採用對數座標。 模擬顯示了電路板本身電容的影響，忽略了通過電源的低感應電流回路。 從圖中可以看出，阻抗隨著頻率的降低而新增，但由於通過電源的回路也具有低阻抗，囙此這種關係並不嚴格。 紅色曲線表示電路板上沒有電容器時的阻抗； 深藍色曲線是重新設計後的阻抗特性； 淺藍色曲線是添加10nF電容器矩陣後的阻抗曲線； 彩色曲線顯示再次添加1nF電容器矩陣。 的結果。 根據Z=1/（j·C），紅色曲線中的直線表示電路板本身的電容為74nF。 為了在1MHz時將阻抗保持在82.5mΩ的目標阻抗以下，電容器值應至少為電路板自身電容的2µF–幾乎30倍。 為此，需要首先添加22個0.1mF電容器矩陣。 圖中的深藍色曲線是重新設計的阻抗特性。 在大多數頻率範圍內，設計滿足阻抗特性的要求。 但在頻寬的高端，電容器的ESL（等效串聯電感）、ESR（等效串聯電阻）以及電容器間距引起的附加電感使阻抗曲線不滿足阻抗特性要求。 由於較小的電容器具有較小的ESL和ESR值，添加旁路有助於改善其高頻特性。 圖5中的淺藍色曲線是添加另一個10nF電容器矩陣後的阻抗曲線。 綠色曲線顯示了再次添加1nF電容器矩陣後的結果。 每個電容矩陣的添加都改善了阻抗特性，但結果仍足以滿足阻抗特性。 在設計的這個階段，設計者可以在電路類比的同時添加電磁類比來完成設計。 這種方法允許設計者建模低壓側阻抗，包括電源負載效應。 它還可以直接刺激功率引脚上的雜訊，以直接驗證功率平面雜訊，避免因過度分析功率平面阻抗而導致不必要的設計開銷。

應首先在選定位置添加輸入和輸出埠。 在上面的一個IC晶片上新增了埠，然後在電源輸入端新增一個埠，在另外兩個晶片的安裝位置新增兩個埠。 然後在SIwave中，可以進行寬帶掃描，以獲得整個頻寬上的4x4 S參數散射矩陣。 然後，可以使用全波Spice生成與Spice相容的電路檔案，以便在電路模擬環境中進行進一步分析。 在生成的電路檔案中，PCB板位於電路的中心。 電路檔案還包括FPGA的模型-帶有電流探針和差分電壓探針的電流源。 由全波Spice創建的Spice電路還包括上述3個電容器矩陣。 在集成電路上添加第四個電容器矩陣將進一步降低高側阻抗。 該電路還包括一個直流電源，帶有少量的去耦電容器，範圍為1nF到100µF。 還包括其他兩個集成電路晶片的模型，由100nF電容器組成的小陣列包圍。

藍色和綠色曲線代表IC晶片的功率完整性曲線，無需添加和添加一組電容器矩陣，分別地 紅色曲線表示晶片輸入電流的突然變化. 顯示了FPGA電源電壓的雜訊模擬結果. 紅色曲線表示晶片輸入電流的突然變化-電流從0A變為2A/0.2納秒. 藍色曲線表示IC晶片的電壓曲線，無需添加一組電容器矩陣. 與3相比.3V, 電壓波動已經很小了, 但它仍然超過了5%的規格. 綠色曲線表示添加第四組電容器矩陣後的電壓波動曲線, 最終設計滿足電源雜訊小於165mV的規範要求. 電路板上的其他晶片可以用同樣的方法進行分析，以確保它們不受功率下降和地面反彈的影響. 在本例中, 另外兩個晶片分別消耗100mA和50mA, 它們對雜訊的貢獻相對較小. PCB板-高速電路的電平設計非常具有挑戰性. 為了確保電路的正確工作, 電路的PDS需要仔細設計, 包括在電路板上添加數百個去耦電容器，並根據需要選擇合適的電容器值和位置. 用虛擬樣機的模擬方法代替試錯設計方法來優化電機的功率完整性設計PCB板 可以有效縮短設計週期，節約設計成本.