PCB部落格 - PCB板測試和設計程式

隨著小型化的不斷增加, 電路板 組件和佈線科技也取得了巨大的進步, 例如封裝在BGA外殼中的高度集成微型集成電路, 導線之間的絕緣間距已减小到0.5毫米, 舉兩個例子. 電子元件的佈線設計方法對未來生產過程中的測試能否順利進行具有越來越大的影響. 以下是一些重要的規則和有用的提示. 遵循某些程式（DFT-可測試性設計、可測試性設計），可以大大降低準備和實施生產測試的成本. 這些程式是多年來製定的, 當然, 如果引入新的生產和組件科技，則必須對其進行相應的擴展和調整. 隨著電子產品的結構越來越小, 有兩個特別突出的問題：一是可以接觸的電路節點越來越少； 另一個原因是諸如線上測試應用程序之類的方法受到限制. 為了解决這些問題, 在電路佈局中可以採取相應的措施, 可以採用新的測試方法和創新的轉接器解決方案. 第二個問題的解決方案還涉及為最初用作獨立行程的測試系統生成額外任務. 這些任務包括通過測試系統對記憶體組件進行程式設計，或者實現集成組件的自測試（內寘自測試、BIST、內寘自測試）。 將這些步驟轉移到測試系統中, 總的來說, 創造更多附加值. 為了順利實施這些措施, 在產品研發階段必須考慮相應的因素.

1、什麼是可測試性

可測試性的含義可以理解為：測試工程師可以使用最簡單的方法檢測某個組件的特性，看看它是否能够滿足預期功能。 簡而言之：

測試產品是否符合技術規格的方法有多簡單？

你能以多快的速度編寫一個測試程式？

產品故障的發現有多全面？

訪問測試點的方法有多簡單？

為了實現良好的可測試性，必須考慮機械和電力設計實踐。 當然，要實現可測試性是要付出代價的，但它對整個過程都有一系列好處，囙此它是成功生產產品的重要前提。

2.為什麼開發測試友好科技

在過去，如果產品無法在前一個測試點進行測試，那麼問題只會被推到一個測試點。 如果在生產測試期間無法發現產品缺陷，則只需將缺陷的識別和診斷轉移到功能和系統測試。 相反，今天人們試圖儘早發現缺陷，其好處不僅是成本低，更重要的是，今天的產品非常複雜，一些製造缺陷可能在功能測試中根本檢測不到。 例如，對於一些要預裝軟件或程式設計的組件，存在這樣的問題。 （如閃存或ISP：系統內可程式設計設備）。 這些組件的程式設計必須在開發階段進行規劃，測試系統必須掌握該程式設計。 測試友好的電路設計需要一些錢，然而，測試困難的電路設計需要更多的錢。 測試本身有成本，測試成本隨著測試系列的新增而新增； 從線上測試到功能測試和系統測試，測試成本不斷增加。 跳過其中一個測試將花費更多。 一般規則是將每次測試的成本新增10倍。通過測試友好型電路設計，可以早期檢測故障，以便快速補償在測試友好型電路設計上花費的資金。

檔案如何影響可測試性

只有充分利用組件開發中的完整數據，才能開發出能够完全檢測故障的測試程式。 在許多情况下，開發和測試之間的密切合作是必要的。 檔案對測試工程師理解組件功能和開發測試策略有著無可爭議的影響。 為了避免由於缺乏檔案和對組件功能理解不足而產生的問題，測試系統製造商可以依賴於在隨機基礎上自動生成測試模式的軟體工具，或者依賴於非向量方法，這些方法只能算作權宜之計。 測試前的完整檔案包括零件清單、電路設計數據（主要是CAD數據）和有關服務組件功能的詳細資訊（如資料表）。 掌握了所有資訊後，可以編譯測試向量、定義組件故障模式或執行某些預調整。 某些機械數據也很重要，例如檢查部件是否良好焊接和對齊所需的數據， 對於可程式設計組件，如閃存、PLD、FPGA等，如果在安裝過程中未對其進行程式設計，則應在測試系統上對其進行程式設計，並且其程式設計數據也必須已知。 閃存設備的程式設計數據應完整。 如果快閃記憶體晶片包含16Mbit數據，它應該能够使用16Mbit，這可以防止誤解並避免定址衝突。 例如，如果使用4Mbit記憶體僅向組件提供300Kbit的數據，則可能會發生這種情況。 當然，數據應該準備成一種流行的標準格式，如英特爾的十六進位或摩托羅拉的s記錄結構。 大多數測試系統可以解釋這些格式，只要它們可以程式設計flash或ISP組件。 前面提到的許多資訊，其中許多資訊也是組件製造所必需的。 當然，應明確區分可製造性和可測試性，因為它們是完全不同的概念，囙此構成不同的前提。

4、良好測試性的機械接觸條件

即使電路具有很好的電測試性，如果不考慮力學的基本規則，也很難進行測試。 許多因素限制了電力測試性。 如果測試點不够或太小，則探頭底座轉接器很難到達電路的每個節點。 如果測試點位置誤差和尺寸誤差過大，則會出現測試重複性差的問題。 當使用探針床轉接器時，應遵守一系列關於鎖孔和測試點的尺寸和位置的建議。

5、可測試性的電力先決條件

電力先決條件與機械接觸條件對良好的可測試性同樣重要，兩者都是必不可少的。 無法測試柵極電路。 原因可能是無法通過測試點接觸啟動輸入端子，或者啟動輸入端子在包裝內，無法從外部接觸。 原則上，這兩種情况都不好。 使測試無法進行。 在設計電路時，應注意，通過線上測試方法測試的所有組件應具有某種機制，以使每個組件都能够進行電力絕緣。 這種機制可以通過禁用輸入來實現，輸入控制靜態高歐姆狀態下元件的輸出。 儘管幾乎所有測試系統都能够將節點的狀態反向驅動到任意狀態，但所涉及的節點仍需要配備禁用輸入，首先使節點處於高歐姆狀態，然後“輕輕”添加相應的電平。 同樣，拍發生器始終通過啟動導線、柵極或插入式電橋直接從振盪器背面斷開。 啟動輸入不應直接連接到電路，而應通過100歐姆電阻器連接到電路。 每個組件都應該有自己的啟動、重置或控制引脚。 必須避免許多部件的啟動輸入共用一個連接到電路的電阻器。 該規則也適用於ASIC組件，該組件還應具有引線引脚，通過該引脚可以將輸出帶到高歐姆狀態。 如果可以在工作電壓開啟時重置組件，則測試儀啟動重置也非常有用。在這種情況下，可以在測試之前將組件簡單地置於指定狀態。 未使用的部件導線也應易於接近，因為這些地方未發現的短路也可能導致部件故障。 此外，未使用的柵極通常在以後用於設計改進，並且可以重新佈線到電路中。 囙此，從一開始就對其進行測試以確保其工件的可靠性也很重要。

關於閃存和其他可程式設計組件

閃存程式設計時間有時可能很長（對於大記憶體或記憶體庫，最多1分鐘）。 囙此，此時不允許對其他組件進行反向驅動，否則可能會損壞閃存。 為了避免這種情況，連接到地址匯流排控制線的所有組件必須置於高歐姆狀態。 同樣，數据總線必須能够隔離，以確保閃存卸載並可用於進一步程式設計。 對系統內可程式設計組件（ISP）以及Altera、Xilinx和萵苣等公司的產品有一些要求，以及其他特殊要求。 除了應保證可測試性的機械和電力先決條件外，還應保證程式設計和驗證數據的可能性。 對於Altera和Xilinx組件，使用串列向量格式（串列向量格式SVF），該格式最近已成為行業標準。 許多測試系統可以以串列向量格式（SVF）對這些組件和用戶輸入數據進行程式設計，以測試信號發生器。 通過邊界掃描Kette JTAG對這些元素進行程式設計也會對串列數據格式進行程式設計。 編譯程式設計數據時，重要的是要考慮電路中的整個元件鏈，而不是僅將資料恢復到要程式設計的元件。 程式設計時，自動測試信號發生器考慮整個組件鏈，並將其他組件插入旁路模型。 相反，Lattice需要JEDEC格式的數據，並通過常用的輸入和輸出並行程式設計。 程式設計後，數據還用於檢查組件功能。 開發部門提供的數據應盡可能容易地被測試系統直接使用，或通過簡單的轉換使用。

7、邊界掃描（JTAG）應注意的事項

基於複雜組件精細網格的組件為測試工程師提供了很少的可訪問測試點. 此時仍有可能提高可測試性. 可以使用邊界掃描和集成自檢科技來縮短測試完成時間並改善測試結果. 針對開發工程師和測試工程師, 基於邊界掃描和集成自檢科技的測試策略肯定會新增成本. 開發工程師必須在電路中使用邊界掃描組件（IEEE-1149.1-標準），並嘗試使相應的特定測試引線可訪問（如測試資料登錄-TDI， 測試數據輸出TDO, 測試時鐘頻率-TCK, 和測試模式選擇-TMS和ggf. test reset). 測試工程師為組件開發邊界掃描模型（BSDL-邊界掃描描述語言）。在這一點上, 他必須知道組件支持哪些邊界掃描功能和指令. 邊界掃描測試可以診斷短路和開路至鉛水准. 此外, 如果開發工程師指定, 組件的自動測試可以通過邊界掃描命令“RunBIST”觸發. 尤其是當電路中有許多ASIC和其他複雜元件時, 這些組件沒有常用的測試模型. 通過使用邊界掃描組件, 製定測試模型的成本可以大大降低. 每個要素的時間和成本减少程度不同. 對於帶有IC的電路, 如果需要100%發現, 大約400,需要000個測試向量. 通過使用邊界掃描, 在相同的故障檢測率下，測試向量的數量可以减少到數百個. 因此, 當沒有測試模型時，邊界掃描方法特別有利, 或者當接觸電路的節點受到限制時. 是否使用邊界掃描取決於開發和製造成本的新增. 必須根據查找故障所需的時間權衡邊界掃描, 測試時間, 上市時間, 轉接器成本, 並盡可能節省. 在許多情况下, 將傳統的線上測試方法與邊界掃描方法相結合是解决這一問題的方法 PCB板.