PCB部落格 - 高速PCB板互連設計中的測試技術

高速 電路板 互連設計科技包括測試, 類比, 以及各種相關標準, 其中，測試是驗證各種類比分析結果的方法和手段. 最重要的測試方法和手段是確保互連設計分析的必要條件. 用於傳統訊號波形測試, 主要關注的是探針引線的長度，以避免尾纖引入不必要的雜訊. 本文主要討論互連測試技術的新應用和發展. 近年來, 隨著訊號速率的不斷提高, 測試對象發生了重大變化. 它不再局限於傳統上使用示波器測試訊號波形. 電源接地雜訊, synchronous switching noise (SSN), and 抖動 (Jitter) have gradually become The focus of interconnect design engineers, 射頻領域的一些儀器已應用於互連設計. 互連設計中常用的測試儀器包括頻譜分析儀, 網絡分析儀, 示波器, 以及這些儀器使用的各種探針和夾具, 為了適應不斷增加的訊號速率，這些訊號發生了顯著的變化. 將這些測試儀器用作工具, 本文主要從以下幾個方面介紹了近年來互連設計測試技術的發展：

1）測試的校準方法

2）無源器件的建模方法

3）電源完整性測試

4）時鐘訊號抖動的測試方法

在3種常用的測試儀器中，網絡分析儀的校準方法是嚴格的，其次是頻譜分析儀，示波器的校準方法是簡單的。 囙此，我們在這裡主要討論網絡分析儀的校準方法。 網絡分析儀有3種常用的校準方法，通過、TRL公司和SOLT。 Thru的本質是規範化。 校準期間，網絡分析儀記錄夾具的測試結果（S21_C）。 在實際測試中，直接將測試結果（S21\u M）和S21\u C分開，以獲得DUT（S21\u A）的測試結果。 通過校準忽略了由測試夾具中的不匹配以及空間中的電磁耦合引起的反射，囙此其校準精度。 當僅測試S21且不要求測試精度時，可以使用該校準方法。 在PCB板等非同軸結構中，有時需要測試跡線、過孔、連接器等的特性。在這種情況下，測試儀器供應商不提供標準校準零件，測試人員很難在測試校準埠製造良好的開路、短路、匹配負載和其他校準零件， 囙此，無法進行傳統的SOLT校準。 使用TRL校準的優點是不需要標準校準件，測試校準埠可以擴展到所需位置。 現時，TRL校準已廣泛應用於PCB板結構測試。 SOLT通常被視為標準校準方法。 校準模型中共有12個校準誤差參數，通過使用短路、開路、負載和直通來校準和計算各種誤差。 由於測試儀器供應商通常只提供同軸校準部件，SOLT校準方法不能用於非同軸結構。 以上3種校準方法都可以通過訊號流圖進行詳細分析，其中每個誤差參數在訊號流圖中都有相應的參數。 通過訊號流程圖，可以清楚地瞭解各種校準方法的誤差靈敏度，從而瞭解實際測試的誤差範圍。 這裡需要指出的一點是，即使是標準SOLT校準方法也會忽略校準模型中的五個誤差參數。 通常，這五個誤差參數不會影響校準精度。 但是，如果在使用過程中不注意校準夾具的設計，則會出現無法校準的現象。 頻譜分析儀為校準提供了標準源。 在校準期間，您只需要通過測試夾具將內部標準源連接到輸入埠。 校準大約需要10分鐘。 示波器的校準更加簡單。 將探針連接到內部標準源並確認。 校準大約需要1分鐘。

無源器件的測試和建模

隨著訊號速率的不斷提高，無源器件在訊號鏈中的作用變得越來越重要。 系統性能模擬分析的準確性通常取決於無源器件的模型精度。 囙此，無源元件的測試和建模逐漸成為各種設備供應商互連設計的重要組成部分。 常用的無源器件如下：

1）連接器

2) PCB板 traces and 過孔

3）電容器

4）電感（磁珠）

在高速信號完整性設計中，連接器對訊號連結的影響。 對於常用的高速連接器，通常做法是根據TRL校準方法製作校準夾具，並對連接器進行測試和建模以進行模擬分析。 PCB跡線和過孔的測試建模方法與連接器的測試建模方法類似。 TRL校準也用於將測試埠移動到所需位置，然後執行測試建模。

單板電源阻抗特性錶

電容模型在信號完整性分析中有應用，更重要的是在功率完整性分析中。 工業中常用的電容建模儀器有阻抗分析儀和網絡分析儀，分別適用於不同的頻段。 阻抗分析儀適用於低頻段，網絡分析儀適用於高頻段。 如果在實際測試中使用網絡分析儀進行功率完整性測試，建議在電容建模的整個頻帶中使用網絡分析儀，以確保建模和應用的一致性。 由於電容器的阻抗較低，在使用網絡分析儀建模時經常使用並聯。 如何消除夾具與電容之間的相互耦合，以减少夾具對建模結果的影響，是現時業界電容建模中尚未解决的問題。 在傳統的電源設計中，通常使用電感器（磁珠）隔離電源以减少雜訊干擾。 在實際設計中，通常會去除隔離電感（磁珠），而降低電源的雜訊。 這是由於電感器（磁珠）與其他濾波器組件的共振。 為了避免這種情況，有必要對電感（磁珠）進行建模和類比，以避免共振。 行業中常用的電感（磁珠）建模方法也使用網絡分析儀。 具體方法類似於電容建模。 不同之處在於電感（磁珠）建模方法是串聯模式，而電容建模方法是並聯模式。 上述無源器件的建模主要用於信號完整性和功率完整性。 近年來，電磁干擾的模擬分析逐漸發展，電磁干擾無源器件的測試建模逐漸成為互連設計的重點。 圖1顯示了電容器的阻抗曲線。

電源完整性測試

隨著晶片功率的不斷增加和工作電壓的不斷降低，電源的雜訊逐漸成為互連設計中關注的對象。 從測試對象的角度來看，電源完整性測試可分為兩個步驟，電力系統特性測試和電源接地雜訊測試。 前者是對系統電源部分效能的測試（無源測試），後者是對系統工作時電源接地雜訊的直接測試（有源測試），同步開關雜訊也可歸類為電源接地雜訊。 在測試電力系統效能時，通常使用網絡分析儀，測試對象是電力系統的自阻抗和傳輸阻抗。 在正常情况下，電力系統的阻抗遠小於網絡分析儀系統的阻抗（50歐姆），囙此在測試期間只需要進行直通校準，並且可以使用公式S21=Z/25獲得電力系統的阻抗。可以使用頻譜分析儀和示波器測試電源的接地雜訊。 頻譜分析儀的輸入埠無法連接到直流組件。 囙此，在測試電源的接地雜訊時，必須在測試夾具中串聯直流阻斷。 頻譜分析儀的輸入阻抗為50歐姆，電源接地網絡的阻抗通常為毫歐姆，囙此測試夾具不會影響被測系統。 上述方法是測試單板上的電源接地雜訊，而晶片中的電源接地雜訊是真正影響晶片操作的因素。 此時，有必要使用同步開關雜訊測試來確定晶片中的電源接地雜訊。 假設晶片有N個IO埠，其中一個保持靜態，另一個N-1同時翻轉，測試靜態網絡上的訊號波形，即同步開關雜訊。 同步開關雜訊包括電源接地雜訊和封裝中不同訊號之間的串擾。 現時沒有辦法完全區分這兩者。

示波器輸入阻抗隨設定而變化

在一些高端產品中，抖動逐漸成為影響產品效能的重要名額。 在這裡，我們只簡要介紹如何使用頻譜分析儀測試時鐘訊號抖動和故障排除問題。 現時不包括數據訊號的抖動測試。 在大多數系統中，時鐘由晶體振盪器或鎖相環產生。 時鐘訊號的抖動測試相對簡單，不需要高端測試儀器。 可以使用普通頻譜分析儀來定位問題。 理想時鐘訊號的頻譜是一個乾淨的離散頻譜，其分量僅為時鐘頻率的倍數。 如果時鐘訊號中存在抖動，副瓣將出現在這些乘法器附近，抖動大小與這些副瓣的功率成比例。 使用頻譜分析儀測試時鐘抖動的具體方法是找到時鐘訊號鏈上的任何可測試點，通過直流阻斷將該點的訊號連接到頻譜分析儀，並觀察測試結果。 由於測試夾具是一個線性系統，囙此無需擔心生成新的光譜成分。 如上所述，時鐘均由晶體振盪器或鎖相環產生。 在這種情況下，引入時鐘抖動的一個重要原因是晶體振盪器或鎖相環的電源雜訊。 使用上述方法測試獲得的晶體振盪器或鎖相環的電源雜訊，並將其與時鐘頻譜中的旁瓣進行比較，基本上可以確定時鐘抖動的原因。 該問題的解決方案是根據時鐘頻譜的旁瓣重新設計鎖相環晶體振盪器的濾波電路。 一般來說，通過合理選擇濾波電容器可以解决這些問題。

本文簡要介紹了當前互連設計領域的測試對象和測試方法. 隨著訊號速率繼續新增, 新的測試內容正在出現, 包括電源對地雜訊, 無源器件建模, jitter, 還有更多. 作者根據自己的工作經驗，對這些新的測試內容提出了一種測試方法. 在傳統的訊號波形測試中, 主要考慮應减少地線的長度，以避免尾纖耦合到雜訊中，並降低測試精度. 未來的互連設計, 由於訊號工作頻率的新增, 工作重點將轉移到晶片封裝, 而相關的測試和建模科技將成為研究的重點 PCB板.