PCB部落格 - 使用IP提高PCB板設計效率

本文的重點是 電路板 設計師, 並進一步利用拓撲規劃和路由工具，支持IP快速完成整個 PCB板 設計. 設計工程師的工作是通過佈置少量必要的組件並規劃這些組件之間的關鍵互連路徑來獲得IP. 一旦獲得IP, IP資訊可以提供給 PCB板 設計師, 誰能完成剩下的設計.

設計工程師獲得IP，PCB板設計師進一步使用拓撲規劃和路由工具來支持IP，並快速完成整個PCB板設計。 現在不需要通過設計工程師和PCB板設計師之間的互動和反覆運算過程來獲得正確的設計意圖，設計工程師已經掌握了這些資訊，並且結果具有可比性，這對PCB板設計師非常有幫助。 在許多設計中，設計工程師和PCB板設計師執行互動式放置和佈線，這在雙方都消耗了大量寶貴的時間。 互動是必要的，但耗時且效率低下。 設計工程師提供的初始計畫可能只是手繪，沒有適當的比例組件、匯流排寬度或引脚提示。 由於PCB板設計者參與了設計，儘管使用拓撲規劃科技的工程師可以獲得一些組件的佈局和互連，但設計可能還需要其他組件的佈局、訪問其他IO和匯流排結構以及所有互連。 甚至完成。 PCB板設計者需要採用拓撲規劃，並與已佈置和未佈置的組件互動。 這可以形成佈局和互動計畫，從而提高PCB板設計的效率。

隨著關鍵區域和高密度區域的佈局完成並獲得拓撲圖，可以在最終拓撲圖之前完成佈局。 囙此，某些拓撲路徑可能必須與現有佈局配合使用。 雖然它們的優先順序較低，但仍需要連接。 囙此，平面的一部分是在佈局後圍繞組件創建的。 此外，該規劃可能需要更多細節，以便為其他訊號提供必要的優先順序。 詳細的拓撲規劃，為了規劃該匯流排，PCB板設計者需要考慮一些現有的障礙、每層的設計規則和其他重要約束。 詳圖“1”規劃了“紅色”頂層上的元件管脚，從元件管脚引出，並連接到詳圖“2”處的拓撲路徑。 該部分使用未打包區域，僅將該層標識為可路由層。 從設計角度來看，這樣做似乎很明顯，路由演算法將使用到紅色拓撲路徑的頂級連接。然而，一些障礙可能會讓算灋在自動路由此特定匯流排之前選擇路由其他層。 隨著匯流排在各層上被組織成緊密的軌跡，設計師開始在細節“3”處規劃到第3層的過渡，並考慮匯流排在各層上行駛的距離。 注意，第3層上的拓撲路徑比頂層寬，因為需要額外的空間來容納阻抗。 此外，該設計規定了層過渡的準確位置（17個過孔）。 當拓撲路徑沿著圖3的右中部分轉到細節“4”時，需要從拓撲路徑連接和每個組件管脚中繪製許多組織T連接點。 PCB板設計師的選擇是將大部分連接流保持在第3層，並滲透到其他層以連接元件引脚。 囙此，他們繪製了一個拓撲區域，以訓示從主線束到第4層（粉紅色）的連接，將這些組織T形接頭連接到第2層，然後使用其他過孔連接到設備引脚。 拓撲路徑在第3層繼續，細節“5”連接有源設備。 然後，這些連接從有源引脚連接到有源器件下的下拉電阻器。 設計者使用另一個拓撲區域來指定從第3層到第1層的連接，其中元件引脚在有源器件和下拉電阻器之間劃分。 這一級別的詳細規劃只需約30秒即可完成。 一旦捕捉到該計畫，PCB板設計師可能希望立即佈線或創建進一步的拓撲計畫，然後使用自動佈線來完成所有拓撲計畫。 從規劃完成到自動路由結果只需不到10秒。 速度其實並不重要，事實上，如果你忽視設計師的意圖，自動佈線質量很差，那完全是浪費時間。 下圖顯示了自動佈線的結果。

拓撲路由

從左上角開始，從元件引脚引出的所有導線遵循設計師在第1層上表達的意圖，並被壓縮成緊密的匯流排結構，如圖4中的“1”和“2”所示。第1層和第3層之間的過渡發生在細節“3”處，並採取空間密集型通孔的形式。 重申一下，這裡考慮了阻抗，囙此軌跡更寬，空間更大，由實際寬度路徑表示。 17比特被詳細劃分為4種不同的設備類型，代表了設計者對層和路徑流的意圖，可以在大約30秒內捕獲。 然後，您可以執行高品質的自動路由，這大約需要10秒。 通過將抽象級別從路由提升到拓撲規劃，總互連時間大大减少，並且設計師對密度和在互連開始之前完成設計的潜力有了真正清晰的理解，例如為什麼路由將停留在設計的這一點？ 為什麼不繼續計畫並在以後添加跟踪？ 什麼時候進行完整拓撲的規劃？ 如果考慮上述示例，在考慮工程變更單（ECO，engineering）時，一個計畫的抽象可以與另一個計畫一起使用，而不是17個單獨的網絡，每個網絡上有許多線段和許多過孔。在考慮工程變更單（ECO，engineering）時，這一概念在變更單時尤為重要。

工程變更單（ECO）

在下麵的示例中，FPGA的引脚尚未完成。 設計工程師已將這一事實告知PCB板設計師，但由於時間安排的原因，他們需要在FPGA引脚完成之前盡可能地推進設計。 已知引脚後，PCB板設計師開始規劃FPGA的空間，在設計師完成規劃的同時，還需要考慮從其他設備到FPGA的引線。 IO最初計畫在FPGA的右側，但現在它位於FPGA的左側，導致引脚輸出與原始計畫完全不同。 由於設計人員在更高的抽象級別上工作，囙此他們可以通過消除在FPGA周圍移動所有軌跡的開銷，並用拓撲路徑修改來代替它們來適應這些變化。 然而，受影響的不僅僅是FPGA； 這些新的引脚也會影響從相關設備引出的引線。 為了適應扁平封裝的引線入口路徑，還必須移動路徑的末端； 否則，扭曲軌跡將導致在高密度PCB板上浪費寶貴的空間。 這些比特的扭曲需要額外的軌跡和過孔空間，這在設計結束時可能無法滿足。 如果時間緊迫，就不可能對所有這些路線進行這樣的調整。 關鍵是拓撲規劃提供了更高級別的抽象，囙此實現這些ECO要容易得多。 自動路由演算法設計為遵循設計者的意圖，將質量優先順序設定為數量優先順序。 如果確定存在品質問題，讓連接失敗比產生質量差的佈線要好，這樣做是正確的，原因有兩個。 首先，建立一個死連接比清理這樣一個結果不好的跟踪和其他自動路由操作更容易。 第二，實現了設計者的意圖，讓設計者决定連接的質量。 然而，只有當故障記錄道的連接相對簡單且局部時，這些點才有用。 一個很好的例子是路由器無法實現100%的計畫連接。 與其犧牲質量，不如讓一些計畫失敗，留下一些不連貫的痕迹。 所有軌跡都通過拓撲規劃進行路由，但並非所有軌跡都指向元件管脚。 這可以確保有一些空間用於死連接，並提供相對容易的連接。

Topology planning is a tool that accompanies 這個 設計 process of PCBs with digital signals 和 is easy for 設計 engineers to use, 但它也有特定的空間, 層, 以及用於複雜規劃考慮的連接流能力. PCB板 設計師s can use 這個 topology planning tool at 這個 beginning of the design or after the design engineer has acquired their IP, 取決於誰使用這種靈活的工具來輕鬆適應他們的設計環境. 拓撲路由器只需遵循設計者的計畫或意圖，以提供高品質的路由結果. 當面對ECO時, 拓撲規劃的運行速度比單個連接快得多, 從而使拓撲路由器更快地採用ECO, 在上提供快速結果 PCB板.