PCB新聞 - 基於FPGA的並行處理設計

數位中頻

顧名思義，所謂的中頻是指中頻的訊號形式。 中頻與基帶和射頻訊號有關。 中頻可以有一個或多個電平，它是基帶和射頻之間的橋樑。

FPGA

如圖1所示，中頻部分是數位實現的，稱為數位中頻。 數位中頻科技通常包括上下變頻（杜克/DDC）、峰值因數衰减（成本加運費）和數位預失真（DPD）。

DUC/DDC

DUC實現從基帶信號到通帶訊號的轉換。 輸入複基帶信號的取樣速率相對較低，通常是數位調製的符號率。 基帶信號經過濾波，然後轉換為更高的取樣速率，以調製到NCO的中頻載波頻率。

DUC通常需要完成脈衝整形，然後調製中頻載波，以通過DAC驅動反向類比轉換器。

基帶信號的頻譜整數由通道濾波器完成，通常由FIR完成。 插值部分完成訊號取樣速率轉換和濾波，這可以通過CIC或FIR實現。 對於窄帶訊號，如果需要高取樣速率轉換，CIC將非常合適，並且在效能或資源節約方面將優於FIR。

NCO是一種數控振盪器，也稱為DDS，可用於產生一對正交正弦和余弦載波訊號，在插值（新增取樣速率）後與基帶信號混合以完成頻譜偏移。

與DUC相比，DDC基本上做了以下工作：

1、頻譜下移：將ADC的數位信號從中頻移到基帶到有用頻譜

2、取樣速率降低：通過抽取將頻移數據從ADC的高取樣速率降低到適當的取樣速率水准。

3.、通道濾波：在將I/Q訊號發送到基帶進行處理之前，需要對其進行濾波

事實上，數位上下轉換技術應用廣泛，在無線通訊、有線電視網路（有線數據機）、數位電視廣播（DVB）、醫療成像設備（超聲波）和軍事領域都是不可或缺的功能。

成本加運費

現時，許多無線通訊系統，如WCDMA、WiMAX，其中頻率訊號通常由多個獨立的基帶信號組成。 合成的中頻訊號具有較大的峰均比，並符合FPGAussian分佈。 一般來說，功率放大器（PA）的線性區域是有限的，與較大的標準杆數中頻訊號相對應的PA工作範圍將减小，導致PA效率降低。 囙此，在功率放大器之前降低中頻訊號的標準杆數非常重要。峰值因數衰减（成本加運費）用於實現這一功能。 這將有助於確保功率放大器輸出的線性度，减少帶外輻射，提高功率放大器效率。

現時，IF中使用的成本加運費算灋包括峰值箝比特（Clip）、峰值修剪（峰值視窗）和峰值降低（峰值消除）。 調峰方法的效能和可實現性適中。 峰值降低比峰值微調具有更好的帶外特性，但需要更多的現場匯流排資源。

DPD

在無線通訊系統中，功率放大器輸出通常需要具有高線性度，以滿足空中介面標準的嚴格要求，而線性放大器非常昂貴。 為了盡可能提高功率放大器的輸出效率和降低成本，必須對功率放大器的非線性進行校正。 PA輸入信號的預失真處理是一個很好的選擇。

DPD實現分為兩類：查找錶（LUT）和多項式。 兩種算灋的優缺點如錶1所示。

基於FPGA並行處理的數位中頻設計

在FPGA上實現的優勢

數位中頻的FPGA實現

隨著WiMAX/LTE等寬帶無線通訊科技的成熟，對無線設備的數位中頻頻寬的要求也越來越高。 與此同時，MIMO等多天線科技得到了廣泛應用，數位中頻通道數量也在迅速新增。

對於如此大的頻寬需求，許多DSP處理器難以滿足實際應用，而專用晶片（ASSP）缺乏相應的靈活性。 採用FPGA實現數位中頻，可以很好地協調處理能力和靈活性之間的衝突。 同時，Alte公司ra為3G/4G應用開發了大量數位中頻參攷設計和IP，簡化了設計師的開發難度，縮短了設計週期。

該硬體的特點是，它適用於高速和簡單邏輯關係的數據路徑實現。

通過分析以前的DDC和DUC函數，我們發現DDC/DUC的主要模塊和操作是CIC/FIR濾波器、NCO、插值/抽取、混合。 這些過程基本上很簡單，但計算速度很快，非常適合現場程式師的實現。

另一方面，與DSP處理器相比，並行架構的優勢在於FPGA。 一個DDC/DUC模塊一旦完成，就可以通過簡單的複製擴展到多個DDC/DUC。 同時，一個模數轉換器/數模轉換器設備可以連接多個直流/數模轉換器通道，這使得它很容易支持多載波（多載波）系統。

然而，有時現場匯流排的內部資源是有限的。 多路DDC/DUC甚至可以進行時分複用，並共亯一個DDC/DUC電路。 當然，只要現場匯流排的效能在允許範圍內，電路的工作時鐘就需要新增一倍。 Altera有支持WCDM A、TD-SCDMA和WiMAX的參攷設計。

成本加運費電路是計算密集型電路，如TD-SCDMA，取樣速率從61.44MHz到92.16MHz不等。 基於FPGA的並行處理可以很容易地完成。

多項式DPD分為正向和反向模塊。 前向模塊是一個預失真器，由多個FIR濾波器組成。 它非常適合在FPGA上進行硬體實現。 Altera的IP核可以提供完美的FIR支持。 反向模塊為特定的收斂算灋（如LMS、RLS公司和Altera）提供參攷設計。 對於RLS，Altera的參攷設計使用QR分解，這縮短了收斂時間並提高了算灋的穩定性。

Altera提供的資源

除了在設備設計中考慮數位中頻應用的實際情況外，Altera在IP核、控制粘合邏輯、介面邏輯、設計工具和流程以及參攷設計方面做了大量工作。

Altera的Cycl在…上e和Stratix系列在嵌入式記憶體以及現場可程式設計FPGA門領域設備資源的乘法和加法模塊方面的數量和速度都有了很大的提高。

在DSP的IP覈心組件方面，Altera可以提供FIR、NCO、CIC、CORDIC等功能。為了便於用戶進行系統集成，還有一個用於互連這些模塊的統一介面：Avalon Stream在裡面g（Avalon ST）介面。 此外，對於多通道複用和解複用，Altera為Avalon ST介面設計了一個數据包格式轉換器，該轉換器在輸入的單個或多個Avalon ST通道和輸出的單個或多個Avalon ST通道之間提供時間和空間介面，用於多通道複用和解複用。

在一些需要靈活性的領域，例如DPD，Altera的Nos II嵌入式處理器可以正常工作。 例如，在DPD的迴響路徑上，它可以幫助用戶靈活地新增自己的插值常式。 Nios II嵌入式處理器還可以幫助系統進行一些資料統計、參數重新分配和其他管理工作。

在驗證工具和過程的設計中，Altera推進了MATLAB/Simulink+DSP Builder+Quartus II的集成設計過程。 如圖3所示。

Simulink還可以在FPGA上集成ModelSim和嵌入式邏輯分析儀SignalTap II，以幫助用戶進行功能類比和調試。 此外，硬體在環（硬體在環）功能可以幫助用戶在實際硬體上驗證設計算灋，同時加快驗證速度。

參攷設計

WiMAX DUC/DDC

Altera的WiMAX DDC/DUC參攷設計基於1024點FFT OFDM，工作頻寬為10 MHz。 基帶信號的取樣速率為11.424 MSps或符號率。 中頻訊號的取樣速率為91.392msps。 從基帶到中頻，總共需要八倍的取樣速率變化。

如前所述，CIC適用於僅需要8倍變換且有用訊號頻寬為10MHz的窄帶高功率變換，囙此FIR是抽取或插值濾波的更好選擇。

在劃分函數時，我們考慮了實現的資源和效率，將整形濾波器和抽取插值濾波器分為3個部分進行設計：G（z）負責頻譜整形，通常是根昇余弦（RRC）濾波器； Q（z）負責雙抽取或插值濾波； P（z）負責四倍抽取或插值濾波。

為了節省現場匯流排資源並提高效能，工作頻率的G（z）被設計為111階FIR，具有窄過渡帶。 Q（z）秒，79階； P（z）只有39階及其工作頻率。 如圖5所示，3個濾波器的組合響應完全滿足WiMAX所需的範本（遮罩）。

在現場匯流排的具體實現中，我們認為I/Q的濾波器特性是相同的。 為了節省設備資源，我們多路傳輸I/Q的3級FIR。見圖6。

在DDC上，我們首先在兩個連續的時鐘週期內通過過採樣將91.392 MSps中頻訊號與NCO混合到182.784 MSps，然後通過3級FIR，我們得到兩個11.424 MSps的I/Q訊號。

在DUC上，FIR的工作速率分別為22.848 MSps、45.696 MSps和182.784 MSps。 通過將兩個混頻IQ訊號相加，獲得取樣速率為91.392 MSps的帶通實數訊號。

在多通道複用/解複用方面，我們使用Altera的Valon ST封裝格式轉換模塊（PFC）進行模塊互連。

WiMAX基站中的典型要求是兩個發送天線和四個接收天線，該參攷設計還可以支持兩個發送天線和四個接收天線。

通過對參攷設計的模擬驗證，DUC的相對星座誤差（相對星座誤差）遠優於規定值。 例如，在64QAM 3/4速率下，量測的RCE為-55.29dB。 DDC的接收靈敏度和相鄰通道抑制指數遠優於預期。

WiMAX 成本加運費

WiMAX系統對成本加運費有更高的要求。 由於64QAM調製，誤差向量幅度（EVM）需要3%，這對峰值平均比（標準杆數）和相鄰通道洩漏比（ACLR）也有更嚴格的要求。 Altera的WiMAX 成本加運費方案使用佐治亞科學技術研究所的約束剪裁算灋，EVM為3%，標準杆數减少5dB，帶外擴展非常小。

基於FPGA並行處理的數位中頻設計

基於FPGA並行處理的數位中頻設計

WiMAX DPD

WiMAX的中頻頻寬超過10MHz，需要引入LMS/RLS等自我調整算灋，這對整個DPD模塊的DSP處理能力和靈活性提出了更高的要求。 使用Altera的“片內處理器NIOS II+FPGA硬體協同處理單元”可以很好地滿足設計要求。

基於FPGA並行處理的數位中頻設計

如圖8所示，前向模塊是一個預失真器，由多個FIR濾波器組成。 在反向連結中，我們在樣本緩存中收集了一組64個樣本。 在中，Nios嵌入式處理器可以幫助計算CORDIC的輸入，CORDIC加速器執行QR分解。 然後，Nios執行反向轉換以更新前向連結中FIR濾波器的係數。 使用軟處理器NIOS+CORDIC加速器來完成QRD_RLS的上3角矩陣運算是靈活的，我們可以調整CORDIC加速器的數量以新增逆矩陣。 模塊的數據輸送量。