PCB新聞 - 用於PCB驗證的高精度高速A／D轉換器時鐘穩定電路設計

PCB校對資料轉換器的主要功能是從定時採樣生成類比波形，或從類比信號生成一系列定時採樣。 囙此，採樣時鐘的穩定性非常重要。 從資料轉換器的角度來看，這種不穩定性（即隨機時鐘抖動）將導致模數轉換器對輸入信號採樣時的不確定性。 在高速系統中，時鐘或振盪器波形的定時誤差將限制數位輸入/輸出介面的最大速率。 不僅如此，它還會新增通信連結的誤碼率，甚至限制A/D轉換器。 （ADC）動態範圍，為了獲得資料轉換器的最佳效能，正確選擇採樣和編碼時鐘至關重要。

PCB校對ADC電路

近年來，國外對高速A/D轉換器的研究最為活躍，在基本閃存結構[2]中出現了一些改進結構，如子測距電路結構（如半閃存結構、流水線結構、多級結構、多步結構）。 實際上，它們是由多個閃存電路結構和其他不同形式的功能電路組成的電路結構。 這種結構可以彌補基本Flash電路結構的不足，實現高速、高解析度的A／D轉換器。 這種結構正在逐漸取代長期存在的合成孔徑雷達和積分結構，還有一種逐級比特電路結構。 在此基礎上進一步改進，得到了一種稱為折疊的電路結構（也稱為Mag-Amps結構），這是一種格雷碼串列輸出結構。 這些電路設計科技是高速、高解析度和高性能A/D轉換器的發展。 起到了積極的推動作用。

此外, 在高解析度A中/D轉換器 電路設計 科技, 現時，sigma-delta電路結構非常流行 電路設計 科技. 這種電路結構不僅適用於高解析度低速或中速A/D轉換器. 將逐步取代合成孔徑雷達和積分電路結構, 這種結構與筦道結構相結合, 有望實現更高的分辯率, 和更高的速度A/D轉換器.

PCB校對時鐘占空比穩定電路

隨著新時期武器裝備中電子系統的不斷擴展和效能的提高，電子系統的複雜性也在不斷增加。 為了確保電子系統、現代軍用電子系統的數據採樣、控制迴響和數位處理的能力和效能，對A/D轉換器的要求也越來越高，特別是對軍用資料通信系統和資料獲取系統。 對高速高解析度A/D轉換器的需求不斷增加。 時鐘占空比穩定電路用作高速、高精度a/D轉換器的覈心單元，對轉換器的信噪比（SNR）和有效比特（ENOB）的效能起著至關重要的作用。 囙此，有必要保證高速、高精度A/D轉換器的效能，有必要確保採樣和編碼時鐘具有合適的占空比和小抖動。 囙此，對時鐘占空比穩定電路進行研究是非常必要的。

由於時鐘占空比穩定電路是高速、高精度A/D轉換器的覈心單元，並且幾乎沒有配備單獨時鐘占空比穩定電路的產品，囙此僅在高速、高精度A/D轉換器中報導。 與其他公司的產品相比，ADI的產品可以提高採樣效能，主要是因為改進了DCS（占空比穩定器）電路。 DCS電路負責减少時鐘訊號的抖動，採樣定時取決於時鐘。 訊號方面，各公司以前的DCS電路只能將抖動控制在0.25ps左右，而新的高性能產品AD9446和LTC2208可以將抖動降低到50fs左右。 通常，减少抖動可以提高SNR，從而提高有效分辯率（ENOB：有效位數），並且可以在達到16比特量化數的同時實現超過100MSP的取樣速率。 如果在不控制抖動的情况下提高取樣速率，ENOB將降低，並且無法獲得所需的分辯率。 不可能新增量化比特的數量。 隨著高性能A/D轉換器的發展，DCS電路可以朝著更高的速度、更少的抖動和穩定性的方向發展。 錶1列出了國外A/D轉換器中的時鐘占空比。 穩定電路的主要科技和參數名額。

事實上，到目前為止，AD的60fs抖動是最小的。 現在孔徑抖動通常控制在1 ps左右，而抖動高於這個數位甚至幾十ps實際上意義不大。

PCB校對時鐘穩定電路的實現方法

從現時國內外的研究現狀來看，用於穩定高速ADC的時鐘電路主要是鎖相環（鎖相環，PLL）。 鎖相系統本質上是一個閉環相位控制系統。 簡而言之，它是一種可以在頻率和相位方面使輸出信號與輸入信號同步的電路，即在系統進入鎖定狀態（或同步狀態）後，振盪器的輸出信號與輸入信號之間的相位差為零或保持恒定。 由於鎖相環具有許多優良的特性，它可以廣泛應用於高性能處理器的時鐘生成和分配、系統頻率合成和轉換、自動頻率調諧跟踪、數位通信中的比特同步選取、鎖相、鎖相倍頻和分頻等。

本文提出了一種延遲鎖相環DLL（delay locked loop DLL）設計。 事實上，鎖相環主要利用鑒相器和濾波器來監測迴響時鐘訊號和輸入時鐘訊號，然後利用產生的壓差控制壓控振盪器來產生類似於輸入時鐘的訊號，最終達到頻率鎖定的目的。 DLL的功能是在輸入時鐘和迴響時鐘之間插入延遲脈衝，直到兩個時鐘的上升沿對齊，當實現同步時，當輸入時鐘脈衝邊緣和迴響脈衝邊緣對齊時，片內延遲鎖相環DLL都可以鎖定。 時鐘鎖定後，電路不再調整，兩個時鐘之間沒有差异。 這樣，片上延遲鎖相環使用DLL輸出時鐘來補償時鐘分配網絡引起的時間延遲，從而有效地改善了時鐘源和負載。 之間的時間延遲。 首先，延遲線受雜訊的影響比振盪器小。 這是因為波形中受損的過零點在延遲線末端消失，並在振盪器電路中再迴圈，從而產生更多延遲。其次，延遲時間在DLL中的控制電壓變化範圍內快速變化，即傳遞函數僅等於VCDL的增益KBCDL。 總之，鎖相環中使用的振盪器具有不穩定性和相位偏移累積，當補償時鐘單獨導致網絡中的時間延遲時，往往會降低鎖相環的效能。 囙此，動態連結程式庫的穩定性和穩定速度優於鎖相環。

PCB打樣的整體電路結構設計

時鐘占空比穩定電路的整體結構如圖1中的虛線框所示。 它由輸入緩衝放大器A、開關K1、K2和延遲鎖定環（DLL）組成。

當採樣時鐘頻率低於動態連結程式庫工作極限的下限時，開關K1和K2向上閉合，動態連結程式庫被旁路； 當開關K1和K2向下閉合時，DLL開始工作並調整輸入時鐘訊號的相位，使輸入時鐘占空比接近50%，抖動小於0.5ps。

–PCB驗證延遲鎖相環（DLL）

延遲鎖相環（DLL）的結構與普通鎖相環（PLL）相似，不同之處在於它使用壓控延遲線（VCDL，壓控延遲線）而不是壓控振盪器。 其結構圖如圖2所示。 一個常見的動態連結程式庫包括4個主要模塊：相位檢測器、電荷泵電路、環路濾波器和VCDL。 壓控延遲線是由一系列壓控延遲可變電源串聯而成的開路鏈，其輸出信號是輸入信號的延遲ntd。 壓控延遲線的輸入和輸出被發送到相位檢測器進行比較，兩者之間的相位差通過鎖相環鎖定在一個週期（同相比較）或半個週期（反向比較），然後每個延遲單元的延遲時間為T/n或T/2n，其中n是延遲的級數。

動態連結程式庫中相位檢測器的功能是識別相位誤差並調整電荷泵的誤差以控制電壓振盪器的輸出頻率。 常見的相位檢測器特性有余弦、鋸齒和3角形。 相位檢測器可分為類比相位檢測器和數位相位檢測器兩種。 主要指標包括：

（1）相位檢測特性曲線。 也就是說，相位檢測器的輸出電壓隨輸入信號的相位差而變化。 這一特性要求它是線性的，並且具有較大的線性範圍。

（2）相位檢測靈敏度。 也就是說，由組織相位差產生的輸出電壓，組織為v/raJ。 理想相位檢測器的鑒相靈敏度應與輸入信號的幅值無關。 當鑒相特性為非線性時，通常將其定義為點Pt=0處的靈敏度。

（3）鑒相範圍，即輸出電壓隨相位差單調變化的相位範圍。

（4）相位檢測器的工作頻率。

動態連結程式庫中的電荷泵實際上是一個電荷開關，它可以將相位差和超前滯後轉換為電流，然後通過一階電容器的積分作用將其轉換為控制電壓，然後使用此迴響控制電壓來控制延遲時間。 以實現所需的相位延遲。

DLL有兩個功能：一個是檢測占空比； 二是檢測時鐘抖動。 由於延遲鎖定為時鐘週期的50%，當相位檢測器（PDF）檢測到占空比大於50%時，泵的電荷（CP）上升以减少占空比，反之亦然，下降以新增占空比。

以上介紹了高精度、高速A的設計/用於PCB驗證的D轉換器時鐘穩定電路. Ipcb也提供給 PCB製造商 和 PCB製造 科技