電路設計 - 優化超結MOSFET的PCB設計？

基於最近 PCB設計 趨勢, 提高效率已成為一個關鍵目標, 使用慢開關器件來獲得更好的電磁干擾是不值得的. 在平面MOSFET難以處理的應用中，超級結可以提高效率. 與傳統平面MOSFET科技相比, 超結MOSFET可以顯著降低導通電阻和寄生電容. 雖然導通電阻和寄生電容的顯著降低有助於提高效率, it also produces rapid switching of voltage (dv/dt) and current (di/dt), 導致高頻雜訊和輻射EMI.

為了驅動快速開關超結MOSFET，有必要瞭解封裝和PCB設計佈局寄生對開關效能的影響，以及為使用超結而進行的PCB設計佈局調整。 主要使用擊穿電壓為500-600V的超結MOSFET。 在這些額定電壓中，行業標準TO-220、TO-247、TO-3P和TO-263是使用最廣泛的封裝。 封裝對效能的影響是有限的，因為內部柵極和源極鍵合線的長度是固定的。 只有引線的長度可以改變，以减少封裝的源電感。

10nH的典型引線電感似乎不大，但這些MOSFET的di/dt可以輕鬆達到500A/¼s！ 假設di/dt為500A/ms，10nH引線電感上的電壓為VIND=5V； 10nH引線電感的關斷di/dt為1000A/ms，可以產生VIND=10V的電壓。 大多數應用和設計都沒有考慮到這種附加電感也會產生電壓，但這一點不容忽視。 上述簡單計算表明，封裝的總源電感，即鍵合線和引脚電感，必須降低到可接受的值。 另一個雜訊源是佈局寄生。 有兩種可見的佈局寄生：寄生電感和寄生電容。 1cm軌跡的電感為6-10nH。 該電感可以通過在PCB頂部添加一層和在PCB底部添加GND層來减少。 另一種是寄生電容。

佈局中的電容寄生原理. 寄生電容由兩個相鄰的記錄道或記錄道與另一側接地層之間引起. 另一種電容是設備和接地層之間的電容. 電纜兩側的兩根平行導線 PCB板 可以新增電容並减少回路電感, 從而减少電磁雜訊輻射. 下次設計需要超級結MOSFET時，請考慮這些佈局技巧.

封裝和佈局中的寄生組件

由於MOSFET是單極器件，寄生電容是開關瞬態的唯一限制因素。 電荷平衡原理降低了特定區域的導通電阻，與標準MOSFET科技相比，在相同RDS（on）下的晶片尺寸更小。 圖1顯示了超結MOSFET和標準平面MOSFET的電容。 標準MOSFET的Coss具有中等線性關係，而超結MOSFET的Coss曲線呈現高度非線性關係。 由於較高的單元密度，超結MOSFET的Coss初始值較高，但在超結MOSFET中，Coss將在約50V的漏源電壓附近快速下降。 在PFC或DC/DC變換器中使用超結MOSFET時，這些非線性效應可能會導致電壓和電流振盪。 圖3顯示了PFC電路的簡化示意圖，包括功率MOSFET的內部寄生元件和外部振盪器電路。 外部振盪器電路包括由佈局帶來的外部耦合電容器（Cgd_ext）。

平面MOSFET和超結MOSFET輸出電容的比較

一般來說, 有多個振盪器電路會影響MOSFET的開關特性, 包括內部和外部振盪器電路. 在 功率因數校正電路, L, Co和Dboost是電感器, 分別輸出電容器和升壓二極體. Cgs, Cgd_int和Cds是功率MOSFET的寄生電容. Ld1, Ls1, Lg1是排水管, 來源, 功率MOSFET的栅鍵合線和引脚電感. Rg_int和Rg_ext是功率MOSFET的內部柵極電阻和電路的外部柵極驅動電阻. Cgd_ext是電路的寄生栅漏電容. LD公司, LS, 和LG是漏極的雜散電感, 來源, and gate traces of the printed circuit board (PCB). 當MOSFET打開或關閉時, 柵極寄生振盪通過柵極漏極電容Cgd和柵極引線電感Lg1在諧振電路中發生.

在諧振條件下（Ï L=1/Ï C），柵極和源極電壓中產生的振盪電壓遠大於驅動電壓。 由諧振變化引起的電壓振盪與品質因數Q成正比（=Ï L/R=1/ÏCR）。 當MOSFET關閉時，漏極寄生電感（LD+Ld1）、柵極漏極電容Cgd和柵極引線電感Lg1網絡導致柵極振盪電壓。 如果柵極電阻（RG-ext.+RG_int.）非常小，Q變大。 此外，通過LS的電壓降和Ls1的源雜散電感在柵極-源極電壓中產生振盪。 寄生振盪可能導致柵極源擊穿、電磁干擾差、開關損耗大、柵極控制故障，甚至可能導致MOSFET故障。

優化電路設計以最大限度地提高超結MOSFET的效能而不產生負面影響是非常重要的。