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デカップリングコンデンサを直接配置するICパッケージ 効果的に制御できる恵美とシグナルの整合性を向上させる. この記事はICの内部パッケージングで始まる, ソースの解析 恵美 におけるICパッケージの役割 恵美 コントロール, そして、効果的な 恵美 制御設計規則, パッケージ選択を含む, ピン構造の考察, 出力ドライバおよびデカップリングコンデンサ デザイン 方法,など.ヘルプ デザイン エンジニアは、新しい適切な集積回路チップを選択します デザイン 最善を尽くす 恵美 抑制性能. 既存システムレベル 恵美 コントロールテクノロジには、次のものが含まれます:
1.回路は、ファラデーボックス内に封入され（恵美シールドを達成するために、回路を含む機械パッケージが封止されていることに注意）。
2.フィルタおよび減衰技術は、恵美制御を達成するために、システムの回路基板またはI／Oポートに採用される。
3.電流回路の電界及び磁界を厳密にシールドしたり、回路基板上の適切な設計技術を採用して、PCBトレース及び回路基板層の静電容量及びインダクタンス（自己シールド）を厳密に制御して、恵美性能を向上させる。
恵美制御には、上述した技術の組み合わせが必要である。一般的に言えば、恵美源に近いほど、恵美制御を達成するために必要なコストが小さい。pcb上の集積回路チップはemiの最も重要なエネルギー源である。したがって、深さの集積回路チップの内部の特性を理解することができるならば、あなたはPCB基板とシステムレベル設計で恵美コントロールを単純化することができます。
プリント配線板レベル とシステムレベル デザイン エンジニアは通常 恵美 ソース 彼らが触れることができるのはPCBです。明らかに, で プリント配線板デザイン 数量多くの仕事を実際に改善するために行うことができます 恵美. しかし, 考慮するとき 恵美 コントロール, デザイン 技術者はまずICチップの選択を考慮すべきである. 集積回路のある特性, パッケージタイプ, バイアス電圧, チップ処理技術（例えばCMOS、電総研, TTL）などがある。電磁干渉に大きな影響を与える. この記事はこれらの問題に焦点を当て、IC恵美 コントロール.
1.絵美の源
論理集積回路の論理ハイから論理ローへの遷移または論理ローから論理ハイへの遷移の間、出力で生成される方形波信号の周波数は、恵美を引き起こす唯一の周波数成分ではない。方形波は広い周波数範囲の正弦波調和成分を含み、これらの正弦波高調波成分は技術者が気にかける恵美周波数成分を構成する。最高の恵美周波数はまた、恵美発光帯域幅とも呼ばれ、信号周波数よりむしろ信号立ち上がり時間の関数である。恵美発光帯域幅を計算するための式は以下の通りである
それらの中で：fは、GHzの周波数ですtrはns（ナノ秒）の信号立ち上がり時間または立ち下がり時間である。
上記の式から、回路のスイッチング周波数が50 MHzであり、使用される集積回路チップの立ち上がり時間が1 nsである場合、回路の最高恵美発光周波数は350 MHzに達し、回路のスイッチング周波数よりもはるかに大きいことがわかる。そして、ICの立ち上がり時間が500 psであるならば、回路の最高の恵美発光周波数は700 MHzと同じくらい高くなる。我々が知っているように、回路内のすべての電圧値はある電流に対応し、また、すべての電流は対応する電圧を有する。ICの出力が論理ハイから論理ローまたは論理ローから論理ハイに変化すると、これらの信号電圧および信号電流は電気的及び磁界的に生成され、これらの電気及び磁界の最高周波数は発光帯域幅である。電場と磁場の強さは、信号立ち上がり時間の関数だけでなく、信号源と負荷点との間の信号経路上のキャパシタンスおよびインダクタンスの制御に依存する。ここで、信号源は、ICが基板の内側にあるPCB上に位置し、負荷は他のIC内にある。これらのICはPCB上にあってもよいし、基板上にあってはならない。効果的に恵美を制御するためには、ICチップ自体の静電容量やインダクタンスに注意を払う必要があるだけでなく、PCB上に存在する静電容量やインダクタンスにも配慮する必要がある。
信号電圧と信号ループとの間の結合がタイトでない場合、回路の静電容量が減少するので、電界に対する抑制効果が弱くなり、それによって恵美が増加する同じリターンパス間の電流−不良結合がループ上のインダクタンスを必然的に増加させ、それによって磁界を増大させ、最終的に恵美を増加させる場合、回路の電流も同じ状況を有する。言い換えれば、電界の制御が不十分となることにより、磁界の抑制が悪い。回路基板の電磁界を制御するために使用される対策は、一般的に、ICパッケージ内の電磁界を抑制するために使用される措置に類似している。PCB設計の場合と同様に、ICパッケージ設計は恵美に大きく影響する。
回路の電磁放射のかなりの部分は、パワーバスの電圧過渡現象に起因する。ICの出力段が接続されたPCBラインを論理「ハイ」にジャンプして駆動すると、ICチップは電源から電流を吸収し、出力段によって必要とされるエネルギーを供給する。ICの連続変換により発生する超高周波電流に対しては、パワーバスは、基板PCB上のデカップリングネットワークから始まり、ICの出力段で終了する。出力段の信号立ち上がり時間が1.0 nsであるならば、ICは1.0 nsの短時間でPCB上の送電線を駆動するために電源から十分な電流を引かなければならない。パワーバス上の電圧過渡現象は、パワーバスパスのインダクタンス、電流吸収、および電流の通過時間に依存する。電圧過渡現象は、以下の式で定義される。
これらのうち、Lは電流伝送路上のインダクタンスの値であるDIは、信号立ち上がり時間間隔の電流変化を表すDTは電流伝達時間（信号の立ち上がり時間）を示す。
ICピンと内部回路はパワーバスの一部であり、ICのプロセス技術において吸収電流と出力信号の立ち上がり時間はある程度に依存するので、適切なICを選択することにより、上記の式を大きく制御することができる。すべての3つの要素は、言及しました。
2.電磁干渉制御におけるIC実装の役割
ICパッケージは通常以下を含みます：シリコンベースのチップ, 小さな内部プリント配線板パッド. シリコンベースのチップは、小さな PCB，そして、シリコンに拠点を置くチップおよびパッド間の接続は、ボンディングワイヤ18で実現される, また、いくつかのパッケージで直接接続することもできます. 小さい プリント配線板シリコンベースのチップ上の信号と電源との間の接続と、それに対応するピンを実現する ICパッケージ, したがって、シリコンベースチップ上の信号及び電源ノードの外部拡張を実現する. ICを貫通する電力および信号伝送経路は、シリコンベースチップを含む, 小さな接続 PCB，PCB跡, の入力ピンと出力ピン ICパッケージ. 容量とインダクタンス（電場と磁場に対応）の制御は、デザイン 伝送路全体. 確か デザイン 機能は、ICチップパッケージ10のキャパシタンスおよびインダクタンスに直接影響する.
シリコンベースのチップと内部の小さな回路基板の間の接続を最初に見てください。多くのICチップは、シリコンベースのチップと内部の小型回路基板との間の接続を実現するためにボンディングワイヤを使用し、シリコンベースチップと内部小回路基板との間の非常に薄いフライングワイヤである。この技術は、シリコン系チップと内部回路基板の熱膨張係数（CTE）が類似しているため広く用いられている。チップ自体はシリコンベースのデバイスであり、その熱膨張係数は典型的なPCB材料（エポキシ樹脂など）とは非常に異なる。シリコンベースのチップの電気接続点が内部の小さなPCBに直接取り付けられているならば、比較的短い期間の後に、ICパッケージの内部温度は熱膨張および収縮を引き起こす。そして、このような接続は破壊のため失敗する。結合線は、この特別な環境に適応するリード方法です。曲げや変形に耐えることができ、折れにくくなります。
ボンディングワイヤを使用する場合の問題点は、各信号線または電力線の電流ループ面積の増加がインダクタンス値を増加させることである。より低いインダクタンス値を得る良好な設計は、シリコンベースチップと内部PCBとの間の直接接続を達成することであり、すなわち、シリコンベースチップの接続点がPCBパッドに直接接合される。これは、特別なPCBボードベース材料を使用する必要があります。この材料の選択は、ICチップの全体的なコストの増加につながる。したがって、このプロセス技術を用いたチップは一般的ではないが、シリコンベースチップとキャリアPCBとを直接接続するICが存在し、設計スキームにおいて実現可能である限り、そのようなICデバイスを使用することはより良い選択である。
一般的に言えば, に ICパッケージ デザイン, インダクタンスを低減し、信号と対応する回路との間の、または電源と接地との間の静電容量を増加させることは、集積回路チップを選択するプロセスの第1.の選択である. 例えば, 小ピッチ表面実装技術は大ピッチ表面実装技術と比較すべきである. 小ピッチ表面実装技術でパッケージ化したICチップを最初に選択すべきである, そして、これらの2.つのタイプの表面実装技術パッケージICチップは、リードタイプのパッケージ. BGAパッケージICチップは、一般的に使用されるパッケージタイプに比べて、リードインダクタンスが低い. 静電容量とインダクタンス制御の観点から, パッケージの縮小と間隔の縮小は、一般的に改善を意味しますパフォーマンス.
リード構造設計の重要な特徴はピンの配置である。インダクタンスおよびキャパシタンス値は、リターンパスへの信号または電源の近接に依存するので、十分な戻り経路を考慮しなければならない。
電源ピンとグランドピンはペアで割り当てられ、各パワーピンは対応する接地ピンを互いに隣接していなければならず、複数の電源ピンおよび接地ピン対がこのリード構造に割り当てられるべきである。これらの機能の両方は、電源および接地間のループ・インダクタンスを大いに減らす。そして、電力バス上の電圧過渡現象を減らすのを助ける。そして、それによって、恵美を減らす。習慣的な理由のために、現在市場に出ている多くのICチップは、上記のデザイン規則に完全に従っていません。しかし、IC設計者や製造業者は、この設計方法の利点を深く理解しているので、ICメーカーは、新しいICチップを設計し、解放する傾向がある。電源接続に注意を払う。
理想的には、隣接する信号リターンピン（接地ピンなど）を各信号ピンに割り当てる。実際の状況はそうではなく、最も前衛的なICメーカーがICチップピンをこのように割り当てることはなかったが、他の妥協方法を採用した。BGAパッケージでは、8個の信号ピンの各グループの中央に信号戻りピンを設定する。このピン配置では、各信号は信号と信号の戻り経路との間にある。違いは1ピンだけです。クワッドフラットパッケージ（QFP）または他のカモメ翼型ICについては、信号群の中心に信号戻り経路を置くことは非現実的である。たとえそうであっても、すべての4～6が各々のピンのために信号復帰ピンを置くことを確実とする必要があります。異なるICプロセス技術が異なる信号戻り電圧を使用してもよいことに留意されたい。いくつかのICでは、信号のリターンパスとしてグラウンドピン（TTLデバイスなど）を使用しますが、いくつかのICではパワーピン（ほとんどのECLデバイスなど）を使用します
