PCB技術 - PCB回路基板設計によるSSOの低減

以下の2つの基本的な設計方法について説明する プリント回路基板 FPGAを備える.

1誘導結合を低減する設計法

シミュレーション結果は，チップパッケージ／pcb界面上の誘導結合がsso波形の高周波スパイクに導く原因であることを示した。T * Dのサイズの信号ループは、信号Viaと最も近いグランドViaから構成される。このループの大きさは誘導結合の強度を示す。I／O干渉ループの面積が大きいほど、発生した磁界が隣接する干渉ループに侵入するのは容易である。干渉されたI／O信号ループの面積が大きいほど、他のI／Oループからの干渉に対してより影響を受けやすい。したがって、クロストークとパラメータTを低減するためには、より薄いPCBを設計に使用し、PCB上のキーI／Oを、浅い信号層から引き出す必要がある。同時に、設計者は、I／Oビアと接地ビア間の距離を短くすることによってクロストークを低減することができる。設計者は、干渉ピン及び干渉ピンの信号ループ面積を低減するために、一対のI／Oパッドをグランドプレーン及びVCCIO平面に特別に接続する。

この方法の有効性を評価するために、FPGA I / O BANK 1とBANK 2の2つの測定を行った。これら2つのバンクのすべてのI／Oポートは、12 mAの電流強度を有するLVTTL 2.5 Vインターフェースとして構成され、50 KHzのストリップラインを介して10 pFコンデンサで終端される。

銀行1にて, ピンAF 30は妨げられたピンである. FPGA設計, W 24の6つのピン, W 29, AC 25, AC 32, AE 31およびAH 31は論理「0」にプログラムされる, そして、彼らは ビアスルービア. Uピン28ピン, AA 24, AA 26, AE 28およびAE 30は論理「1」にプログラムされて、PCBのVCCIOプレーンに接続している. その他68/oポートは、10 MHzの頻度で同時に状態変化を受けます, それで、彼らは干渉を引き起こすピンです. 比較のために, 私/OS W 24, W 29, AC 25, AC 32, AE 31, AH 31, U 28, AA 24, AA 26, AE 28, そして、AE 30はBANK 2でグラウンドまたはVCCIOピンであるようにプログラムされません, しかし、彼らは未使用のままです. その他68/OSは同時にオンとオフを切り替える.

実験によると，バンク1のaf 30におけるグランドバウンスは，バンク2のg 30に比べて17 %減少し，パワーサグも13 %減少した。シミュレーション結果もこの改善を検証した。プログラマブルグランドピンの出現は干渉ループと干渉ループ間の距離dを短くするので、ssoの低減が期待される。しかし、チップパッケージの信号ループ面積を小さくすることができないので、改善度も制限される。

2 .適正設計によるPDNインピーダンスの低減

PCB上のインタフェースにおけるVCCIOとグランドピンとの間のインピーダンスはFPGAチップのPDN性能評価のための最も重要な基準である。この入力インピーダンスは、有効なデカップリング戦略を使用し、より薄いパワー／グランドプレーンペアを使用することによって低減することができる。しかし，最も効果的な方法は，vccioはんだボールをvccio平面に接続する電力ビアの長さを短くすることである。さらに、ビアを短くすることによって、それによって形成されたループおよび隣接する接地ビアを低減することができ、このループは干渉I／Oループの状態の変化に影響を受けにくくする。したがって、VCCIOプレーンは、デザインの間、PCBの最上位層により近くに配置されなければならない。

本稿要旨

本論文では，fpgaによるpcb上の同期スイッチング雑音のシミュレーションの包括的解析を行う。解析結果は，パッケージとpcb界面のクロストークとパッケージとpcb上のpdnインピーダンス分布がssoの二つの重要な原因であることを示した。

関連するモデルを使用することができます PCBデザイナー SSOを減らし，より良いPCB設計を達成する. ssoを減らすいくつかの方法も紹介した. その中で, 信号層の合理的割当とプログラマブルグラウンドの完全利用/電力ピンはPCBレベルの誘導クロストークを低減する, また、PCBスタック内の浅い位置にVCCIOを配置することにより、PDNインピーダンスも低減することができる.