PCB技術 - 孤立スイッチPCB基板レイアウト設計のための電源

良いpcb基板効率を最適化する設計, 熱応力を緩和する, そして、トレースとコンポーネントの間の雑音と影響を最小にします. すべては、現在の伝導経路と電源の信号流のデザイナーの理解から生じる. プロトタイプパワーストリップが最初にパワーアップされたとき, それは機能だけではなかった, しかし、また、静かで低熱. しかし, これは珍しい. スイッチング電源の共通の問題は「不安定」スイッチング波形である. 時々, 波形ジッタは、音響範囲にある, そして、磁気部品は、聞こえる雑音を生じる. 問題がプリント回路基板のレイアウトであるならば, 原因を理解するのは難しい. したがって, スイッチング電源設計の初期段階での正しいPCBレイアウトは非常に重要である. 電源設計者は技術的詳細をよく理解する必要がある, 最終製品の機能要件. したがって, ボードデザインプロジェクトの始まりから, 電源設計者は、重要な電源レイアウトでPCBレイアウトデザイナーと密接に働くべきです. 良いレイアウト設計は、電力効率を最適化して、熱ストレスを軽減します；より重要な, 雑音を最小化し，成分相互作用を追跡する. これらの目標を達成する, 設計者はスイッチング電源内の電流伝導経路と信号流を理解しなければならない. 非絶縁スイッチング電源用の適切なレイアウト設計を達成するために, これらの設計要素を念頭におくことが重要である.

フロア平面図

組み込み型の場合dc/直流電源装置 プリント回路基板, 電圧調整, 負荷過渡応答, そして、システム効率は、電源装置を負荷装置12に近接させる必要がある, PCBトレース上の相互接続インピーダンスと伝導電圧降下の最小化 . 熱ストレスを制限する良い気流を確保する強制空冷があれば, 電源をファンに近づける. さらに, インダクタおよび電解コンデンサのような大きな受動部品は、パワーMOSFETやPWMコントローラなどの低姿勢表面実装半導体部品を通って気流を遮断してはならない. スイッチングノイズがシステム内のアナログ信号に干渉しないようにする, 電源の下に敏感な信号線を置くことを避けてくださいotherwise, 内部接地面は、電源層とシールド用の小信号層との間に配置される必要がある. キーは、電源の位置を計画することです, だけでなく、ボードのスペース要件, システムの初期の設計と計画段階で. 時々、デザイナーはこのアドバイスを無視して、大規模なシステムボードの上で「重要な」または「刺激的な」回路に集中します. 電力管理は余波と見なされる, そして、ボード上の余剰スペースの電源を効率的で信頼できる電源設計に有害である. 多層板用, 良い方法は、DCグラウンドまたはDC入力を置くことです/高電流パワーコンポーネント層と高感度小信号トレース層との間の出力電圧層. 接地面または直流電圧面は、ノイズの多い電力トレースおよび電力成分から小さな信号トレースを遮蔽するACグラウンドを提供する. 大綱として, 多層PCBの接地面及び直流電圧面は分離されない. この分離が避けられないならば, これらの層の跡の数と長さは最小化されるべきである, そして、トレースは衝撃を最小にするために、高電流と同じ方向に置かれるべきです.

パワーレベルレイアウト

スイッチング電源回路は、電力段回路と小信号制御回路の2つの部分に分けることができる。パワーステージ回路は、高い電流を運ぶコンポーネントを含む, そして、典型的に、これらのコンポーネントは、最初に置かれる, レイアウトの特定のポイントに小さなシグナル制御回路の配置に続いて. プリント配線板のインダクタンスを最小にするために、高電流トレースは短くて広いべき, 抵抗, 電圧降下. このアスペクトは、高di/DTパルス電流. 高周波デカップリングコンデンサCHFは、0のセラミックコンデンサでなければならない.1 uf~10 uf，X 5 RまたはX 7 R誘電体, 非常に低いESL（実効直列インダクタンス）とESR（等価直列抵抗）を有する。大きな容量性誘電体（例えばY 5 V）は異なる電圧と温度で大きな容量値の低下を有する可能性があり、したがって、CHF材料ではない. この問題は、各チャネルの入力端に2.つの1.つの霧状の高周波セラミックコンデンサを追加することによって解決することができる. コンデンサは、各々のチャンネルの熱ループ領域を分離して、それをより使いやすくする. スイッチング波形は30 Aまでの負荷電流でも安定である.

高いDV/DT スイッチ領域

この接合は高周波ノイズ成分に富み、EMIノイズの強力な源である。スイッチ接合部と他のノイズに敏感なトレースとの間の結合容量を最小化するために, SW銅領域をできるだけ小さくしておいてください. しかし, 大きい誘導子電流を導通して、パワーMOSFETのための放熱領域を提供するために, SWノードのプリント配線板領域は小さすぎてはいけません. 付加的な遮蔽を提供するために、スイッチ接合の下に接地銅箔領域を置くことが一般的に推奨される. 表面実装パワーMOSFETとインダクタのためのヒートシンクがない場合, 銅箔領域は十分な放熱領域を有する. DC電圧接合（入出力電圧や電源接地など）に対して、銅箔面積をできるだけ大きくすることは妥当である. 複数のビアは熱応力をさらに低減する. 高DV用の適切な銅面積の決定/DTスイッチ接合は、DVを最小化することの間のデザインバランスを必要とします/DT関連雑音と良好なMOSFET放熱の提供.

電源ボード形式

デカップリング用コンデンサ,正と負のバイアは、PCBのESLを減らすために、できるだけ近いものでなければなりません. これは、特に低いESLコンデンサ. 小さな値, 低ESRキャパシタは一般的に高価である, そして、不適切なパッドパターンと不良トレースは、性能を低下させ、全体的なコストを増加させることができる. 一般に, 妥当なパッド形式はPCB雑音を低減できる, 熱抵抗を減らす, 高電流成分のトレースインピーダンスと電圧降下を最小化する. 高い電流成分を配置するときの一般的な誤解は、サーマルリリーフの不適切な使用である. 熱い空気パッドの不必要な使用は、電力コンポーネント間の相互接続インピーダンスを増やす, 小さいESRキャパシタの大きな電力損失とデカップリング効果の低減. ビアがレイアウトの間に大きな流れをするのに用いられるならば, 彼らはインピーダンスを減らすために十分な数を持っていることを確認してください.しかも, これらのビアのために熱い空気パッドを使わないでください.

制御回路レイアウト

制御回路を騒がしいスイッチング銅領域から遠ざける。降圧コンバータ用, 制御回路をVout+に近づけるのは良い考えです+, 一方ブーストコンバータ, 制御回路はVIN+に近くなければならない+, パワートレースに連続電流を流す. スペース許可, 制御ICとパワーMOSFETとインダクタ（高ノイズ・高熱部品）との間に小距離（0.5インチ〜1インチ）を維持する。スペースがきつくならば、あなたはコントローラをパワーMOSFETとインテル、接地回路または接地トレースを備えた電力部品から制御回路を分離するために特別な注意を払わなければならない. 制御回路は、電力段の接地とは別の信号（アナログ）接地を持つべきである。コントローラIC上にSGND（信号接地）とPGND（電源接地）のピンが個別に存在する場合、それらは別々に発送されるべきです. 集積MOSFETドライバによる制御IC，小さな信号部分のICピンには、SGNDを使用すべきである. 信号グランドと電力グラウンドの間に1.つの接続点だけが必要である. 合理的な方法は、信号プレーンを電源プレーンのクリーンスポットに戻すことである. つの地面は、ちょうどコントローラICの下で2.つの地面跡をつなぐことによって達成されることができます. 図12（省略）は、推奨されるLTC 3855電源対地上分離方法を示す。この例では, ICは露出した接地パッドを有する. このパッドは、電気抵抗および熱抵抗を最小にするためにプリント配線板にはんだ付けされるべきである. 複数のバイアを接地パッド領域に配置する必要があります. 制御ICのデカップリングコンデンサは、それぞれのピンに近接して配置されるべきである. 接続インピーダンスを最小にする, デカップルコンデンサをピンに直接置くのは良い考えです, 貫通しない. 図12（省略）に示すように、デカップリングコンデンサの近くに配置されるべきLTC 3855ピンは、電流検出ピンセンス＋+/センス, 補償ピンi番目、信号グランドSGND，フィードバック分圧器ピンFB，とIC VCC電圧ピンピン, パワーグランドピン.

循環領域とクロストーク

2つ以上の隣接導体は容量結合を生成することができる。高いDV/つの導体上のDTは、寄生キャパシタンスを介して他の導体上の電流を結合する. 電力ステージから制御回路へのカップリングノイズを低減するために, 敏感な小さな信号跡から離れて雑音の多いスイッチ跡を保ってください. できれば, 高感度トレースから別々の層にルート高ノイズトレース, そして、内部シールドプレーンをノイズシールドとして使用する. スペース許可, 制御ICは、電力MOSFETおよびインダクタから小さい距離（0.5インチ〜1インチ）を維持し、雑音と発熱の両方がある. ルーティングゲート駆動信号, 短い使用, 広いトレースはゲート駆動経路のインピーダンスを最小にする. インダクタンスおよび高dVを最小化するために、高でんかいこうかトランジスタドライバトレースTG及びSWを適切なループ面積とする/DTノイズ. 同様に, 低でんかいこうかトランジスタドライバのトレースBGはPGNDトレースの近くに配置する必要があります. PGH平面がBG跡の下に置かれるならば, 低でんかいこうかトランジスタのこうりゅう接地リターン電流は、自動的にBGトレースに近いパスに結合する. 交流電流がループに流れる/インピーダンス. この時点で, 低ゲートドライバは別々のPGNリターントレースを必要としません. 解決策は、ゲートドライブトレースが通過する層の数を最小にすることである, ゲートノイズが他の層に伝播するのを防止する. すべての小さな信号痕跡の, 電流検出トレースはノイズに敏感である. 電流検出信号の振幅は、通常100 mV未満である, これはノイズの振幅に匹敵する. LTC 3855を例として取る, センス++/誘導軌道は、di/DTを選択する機会を最小限に抑えるために間隔と平行に配置する（ケルビン検出）必要があります関連ノイズ. しかも電流検出トレースのためのフィルタ抵抗器およびコンデンサは、ICピンに可能な限り近いはずである. 長い構造に注入されたノイズがある場合のこの構造のフィルタリング効果.

トレース幅の選択

電流レベルとノイズ感受性は特定のコントローラピンに対して同じであり、したがって、異なる信号に対して特定のトレース幅を選択しなければならない. 通常, 小信号ネットワークはより狭い, 10ミル～15ミル幅のトレースを使用する. 高電流ネットワーク（ゲート駆動、VCC、PGND）は短いものを使用すべきであり、広い跡. これらのネットのトレースは、少なくとも20ミル幅であることを推奨します プリント配線板ボード.