PCB技術 - 信号完全性を保証するためのPCB基板設計指針

はじめにPCB基板設計指針シグナルの整合性を確保し、シグナルを解決するには、次の手順に従います。

（Si）問題が早くなると、設計効率が高くなり、PCB設計が完了する前に端末装置を追加することは避けられる。

SI設計計画のための多くのツールとリソースがあります。本論文では，設計プロセスの技術的詳細を無視しながら，siの問題を解決するための信号完全性といくつかの方法のコア問題について論じた。ic出力のスイッチング速度として1 si問題が増加し，ほとんどすべての設計は信号周期にかかわらず信号完全性問題に遭遇する。

回路基板は完全に接地され、電力ループを形成するのが容易であり、必要に応じて多数の個別端子デバイスを使用することができるが、設計は正しくなければならず、臨界状態にはならない。SiとEMCの専門家は、配線前にシミュレーションと計算を行い、回路基板設計は一連の非常に厳しい設計規則に従う。疑わしいならば、できるだけ多くのSI安全マージンを得るために終了装置を加えることができます。回路基板の実際の加工工程では、常にいくつかの問題がある。したがって、制御可能なインピーダンス端子配線を用いることにより、Siの問題を回避することができる。

要するに、超規格設計はSi問題を解決する。

次に設計プロセスの共通のSI設計ガイドラインについて説明します。2設計開始前の事前設計準備作業は、まず部品選択、工程選択、回路基板製造コスト制御を導く設計戦略を考慮しなければならない。SIの場合には、デザインの結果に明白なSi問題、漏話またはタイミング問題がないことを確実とするために計画または設計ガイドラインを形成する前研究を実行してください。ICメーカーはいくつかの設計ガイドラインを提供することができますが、チップサプライヤー（または独自の設計ガイドライン）によって提供されるガイドラインには制限があります。ガイドラインによれば、SI要件を満たす回路基板は全く設計されないかもしれない。

デザインルールが単純であれば、PCB設計技師は必要ない。

実際の前に プリント配線板レイアウト, まず、以下の問題を解決する必要がある. ほとんどの場合、これらの問題は設計中（または設計を検討中）の回路基板に影響します。回路板の数が大きいならば, これは非常に価値がある. 3.カスケード回路 基板のいくつかのプロジェクトグループは、プリント配線板層の数を決定するのに大きな自律性を持っている, 他のプロジェクトグループは, だから彼らの位置を知ることはとても重要です. 製造およびコスト分析エンジニアとの通信は、回路基板のカスケードエラーを決定することができる, また、回路基板の製造耐性を発見する良い機会でもある.

すべての情報は、事前の配線段階で使用することができます。上記のデータに基づいて、カスケードを選択することができます。他の回路 基板またはバックプレーンに挿入されるほとんどすべてのPCBが厚み要件を持っていることに注意してください、そして、大部分の回路基板製造業者は彼らが製造することができる異なるタイプの層のために固定された厚み要件を持ちます。そして、それは大いに最終的なレベルのジョイントの数を制限します。あなたは、カスケードの数を定義するために製造業者と密接に働きたいかもしれません。

インピーダンス制御ツールは、製造者が製造する製造公差及び隣接配線の影響を考慮して、異なる層の目標インピーダンス範囲を生成するために使用されるべきである。理想的には、信号完全性のために、すべての高速ノードは、インピーダンス制御内部層（例えばストリップライン）に接続されるべきであるが、実際には、技術者はしばしば、高速ノードの全てまたは一部を使用するために外側層を使用しなければならない。Siを最適化し、回路基板を切り離しておくためには、グランド／パワープレーンをできるだけペアに配置する必要がある。あなたがグラウンド/パワープレーンのペアを持つことができる場合は、そこになります。パワープレーンが全くないならば、あなたは定義によってSI問題に遭遇するかもしれません。

未定義の信号のリターンパスを定義する前に、回路基板の性能をシミュレートしたりシミュレートしたりするのが困難な状況に遭遇することもあります。隣接する信号線からの4つのクロストークおよびインピーダンス制御結合は、クロストークを引き起こして、信号線のインピーダンスを変更する。隣接する並列信号ラインの結合解析は、信号ライン間または様々な信号線間の「安全」または予想される間隔（または並列配線長）を決定することができる。例えば、クロックとデータ信号ノードとの間のクロストークを100 mVまで制限するために、信号線を並列に保つために、任意の与えられた配線層上の信号間の最小許容間隔を求めるために計算するかまたはシミュレートすることができる。同時に、設計がインピーダンス（またはクロックまたは専用の高速メモリアーキテクチャ）にとって重要であるノードを含む場合、ルーティングは、必要なインピーダンスを得るために1つの層（または複数の層）上に配置されなければならない。5重要な高速ノード遅延と時間遅れは、クロックルーティングのために考慮されなければならない重要な要因です。厳密なタイミング要件のため、ノードは、通常、最良のSI品質を達成するために端末装置を使用する必要があります。

前もってこれらのノードを識別するために、シグナル完全性設計にポインタを調整するためにコンポーネントの配置およびルーティングを調整するのに必要な時間を計画する。6 . PCB技術の選択と異なるドライブ技術は、異なるタスクに適している。信号はポイントツーポイントか少しより多いか？回路基板から出力される信号であるか、または同じ回路基板上に残されているか。許容遅延時間とノイズ許容値は？信号完全性設計のための一般的な規格として、変換速度が遅いほど、信号の完全性がより良くなる。50 MHzの立ち上がり時間を使用する50 MHzクロックの理由はない。

2−3nsのスイング周波数制御装置は、Siの品質を確保し、同期出力スイッチング（SSO）及び電磁両立性（EMC）の問題を解決するのに十分速い。新しいFPGAプログラマブル技術またはユーザ定義ASICでは、駆動技術の優位性が見出される。これらのカスタム（または半カスタマイズ可能な）デバイスでは、ドライブの振幅と速度を選択する余地がたくさんあることができます。

デザインの開始時に、FPGA（またはASIC）設計時間要件を満たし、ピン選択（可能であれば）を含む適切な出力オプションを決定する。この設計段階では、ICサプライヤーから適切なシミュレーションモデルが得られる。

効果的にSiシミュレーションをカバーするためには、Siシミュレータと対応するシミュレーションモデル（おそらくIBISモデル）が必要になります。

最後に、事前配線とルーティング段階では、ターゲット層のインピーダンス、配線間隔、優先デバイス技術、キーノードトポロジーと終了計画を含む一連の設計指針を確立する必要があります。

事前配線段階Siプログラミングにおける前配線の基本的なプロセスは、まず入力パラメータ（駆動振幅、インピーダンス、トラッキング速度）および可能なトポロジカル範囲（最小／最大長、短距離等）の範囲を定義し、シミュレーション可能なシミュレーションを組み合わせることで、タイミングおよびSiシミュレーション結果を解析し、最終的に許容値範囲を見つけることが必要である。次に、動作範囲をPCB配線の配線制約と解釈する。異なる種類の「クリーンアップ」準備を実行するために異なるソフトウェアツールを使用でき、配線プログラムはこの配線制約を自動的に処理することができる。

配線後のSIシミュレーション検査により、設計規則を系統的に破壊（または変更）することができます。しかし、これはコスト考慮または厳しい配線要件のためにだけ必要です. 

上記の方法は、回路基板のSi設計の品質を保証することができる. 回路 基板組立後, テストボードに回路基板を置く必要がある, オシロスコープまたはTDR（時間領域反射器）を用いて測定し、そして、実際のプリント配線板ボードをシミュレーション比較の結果と比較する. モデル選択に関する多くの記事があります. 静的タイミング検証を行うエンジニアは、全てのデータがデバイスデータシートから得られることに留意してもよい, モデルを作るのはまだ難しい. Siシミュレーションモデルとは対照的に, モデルは簡単に構築できる, しかし、モデルデータを取得することは困難です. 本来, SIモデルデータの唯一の信頼できるソースは、ICサプライヤーである, 誰がデザインエンジニアと暗黙の協力を維持する必要があります. IBISモデル標準は一貫したデータキャリアを提供する, しかし、IBISモデルの確立と品質保証は高価である. IC供給業者は依然としてこの投資の市場需要を促進する必要がある, と プリント配線板メーカー 唯一の市場と市場かもしれない.