PCB技術 - 信号伝達に及ぼすバイアの影響

ファースト, the basic concept of vias

Via is one of the important components of multilayer PCB, そして、掘削のコストは、通常、PCB製造コストの30 %から40 %を占めている. 簡単に言えば, PCB上のすべての穴をビアと呼ぶことができる. 機能の観点から, ビアは、2つのカテゴリーに分けられることができます：1つは、層の間の電気接続のために使われます;もう一方は、装置を固定または位置決めするために使用される. 過程で, これらのビアは一般に3つのカテゴリーに分けられる, すなわち, ブラインドビア, 埋没ビアとビア. ブラインドビアは、プリント回路基板の上面および底面に位置し、ある深さを有する. これらは、表面線と下の内側の線を接続するために使用されます. The depth of the hole usually does not exceed a certain ratio (aperture). 埋め込みホールは、プリント回路基板の内側層に位置する接続孔を指す, これは回路基板の表面には及ばない. 上記2つのタイプのホールは、回路基板100の内側層に位置する, そして、積層前にスルーホール形成プロセスによって完成する, そして、ビアの形成の間、いくつかの内部層が重なってもよい. 番目のタイプは貫通穴と呼ばれます, これは、回路基板全体を貫通し、内部配線用または位置決め用穴を取り付ける部品として使用することができる. スルーホールは、プロセスで実装しやすく、コストが低いので, プリント回路基板のほとんどは、他の2種類のスルーホールの代わりに使用する. 下記のビアホール, 別途, ビアホールと見なされる.

設計視点から, ビアは主に2つの部分から成る, 一つは中央のドリル穴です, もう一方は、ドリル穴の周りのパッド領域です. これらの2つの部品のサイズは、ビアのサイズを決定する. 明らかに, 高速で, 高密度PCB設計, 設計者は常にバイアホールが小さいことを望みます, より良い, より多くの配線スペースがボードに残ることができるように. 加えて, ビアホールは小さい, それ自身の寄生容量. より小さい, より高速な回路に適している. しかし, ホールサイズの縮小もコストの増加をもたらす, そして、ビアのサイズは無期限に減少できない. それは穴加工やめっきなどのプロセス技術によって制限される, 穴が長くなるほど穴が長くなる, 簡単に中央位置から逸脱することです穴の深さが穴の直径の6倍を超えるとき, 穴壁は銅で均一にめっきされることが保証されない. 例えば, if the thickness (through hole depth) of a normal 6-layer PCB board is 50Mil, その後、通常の条件下で, PCB製造者によって提供される最小のドリル直径は、8 mil. レーザ穴あけ技術の開発, 穴の大きさは小さくて小さくできます. 一般に, 直径6ミリメートル以下のビアをマイクロホールと呼ぶ. Microvias are often used in HDI (High Density Interconnect Structure) design. Microvia technology allows vias to be directly punched on the pad (Via-in-pad), 回路性能の大幅な向上と配線スペースの節約.

ビアは伝送線路上の不連続インピーダンスを有するブレークポイントとして現れる, これはシグナルの反射を引き起こす. 一般に, ビアの等価インピーダンスは、伝送線路12の等価インピーダンスである. 例えば, the impedance of a 50 ohm transmission line will decrease by 6 ohms when passing through the via (specifically, それは、ビアのサイズと厚さに関係しています, not an absolute reduction). しかし, ビアの不連続インピーダンスに起因する反射は、実際には非常に小さい, and its reflection coefficient is only: (44-50)/(44+50)=0.06. ビアに起因する問題は、寄生容量及びインダクタンスにより集中する. 衝撃.

二番目, the parasitic capacitance and inductance of the via

The via itself has parasitic stray capacitance. ビアの接地層上のはんだマスクの直径がD 2であることが知られている場合, ビアパッドの直径はD 1である, 基板の厚さはTである, 基板基板の誘電率は, ビアの寄生容量は約：C＝1である.Td 1/(D2-D1)

The main effect of the parasitic capacitance of the via hole on the circuit is to extend the rise time of the signal and reduce the speed of the circuit. 例えば, 厚さ50ミルのPCB基板用, if the diameter of the via pad is 20Mil (the diameter of the hole is 10Mils), そして、はんだマスクの直径は40 milである, then we can approximate the size of the via using the above formula The parasitic capacitance is roughly:

C=1.41 x 4.4 x 0.050 x 0.020/(0.040 - 0.020)=0.31pF

The rise time change caused by this part of the capacitance is roughly:

T10-90=2.2C(Z0/2)=2.2 x 0.31x(50/2)=17.05ps

It can be seen from these values that although the effect of the rise delay caused by the parasitic capacitance of a single via is not very obvious, ビアが層の間で切り替わるトレースで複数回使用されるなら, 複数のビアが使用されます, 設計は慎重に考慮しなければならない. 実際には, the parasitic capacitance can be reduced by increasing the distance between the via hole and the copper area (Anti-pad) or reducing the diameter of the pad.

寄生容量および寄生インダクタンスには寄生容量が存在する. 高速ディジタル回路の設計, ビアの寄生インダクタンスによって引き起こされる害は、寄生容量の影響よりも多い. その寄生直列インダクタンスはバイパスコンデンサの貢献を弱めて、全体の電力システムのフィルタリング効果を弱めるでしょう. We can use the following empirical formula to simply calculate the parasitic inductance of a via:

L=5.08h[ln(4h/d)+1]

Where L refers to the inductance of the via, hはビアの長さです, dは中心孔の直径である. 式から、ビアの直径がインダクタンスに小さい影響を及ぼすことが分かる, そして、ビアの長さは、インダクタンス. 上記の例を使用する, the inductance of the via can be calculated as:

L=5.08 x 0.050[ln(4x0.050/0.010)+1]=1.015nH

If the rise time of the signal is 1ns, その等価インピーダンスは以下である。/T 10 - 90 = 3.19厘. このようなインピーダンスは、高周波電流が通過すると無視されない. 電源層と接地層を接続するとき、バイパスコンデンサが2つのビアを通過する必要があるという事実に特に留意すべきである, ビアの寄生インダクタンスが2倍になるように.

三番目, how to use vias

Through the above analysis of the parasitic characteristics of vias, 高速PCB設計で見ることができる, 一見単純なビアはしばしば回路設計に大きな負の効果をもたらす. ビアの寄生効果による悪影響を低減するために, the following can be done in the design:

1. コストと信号品質の両方を考慮する, サイズを選択して合理的なサイズ. 必要なら, あなたはビアの異なるサイズを使用して検討することができます. 例えば, 力または地面のために, より大きなサイズを使用してインピーダンスを減らすことができる, とシグナルトレース, より小さいバイアを使用することができます. もちろん, ビアのサイズが減少するにつれて, 対応するコストが増加します.

2. 上記の2つの式は、より薄いPCBを使用することによって、ビア12の2つの寄生パラメータを減少させるのに有益であると結論付けられる.

3. PCBボード上の信号トレースの層を変更しないようにしてください, それで, 不要なバイアを使用しないようにしてください.

4. 電源とグランドのピンは、近くでドリルされるべきです, そして、ビアとピンの間のリードは、できるだけ短くなければなりません. 等価インダクタンスを低減するために並列に複数のバイアを再生することを考える.

5. 信号に最も近いリターンを提供するために信号層のビアの近くにいくつかの接地されたビアを配置する. あなたは、PCBの上に若干の余分の地面のビアを置くことさえできます.

6. 高密度PCB基板について, あなたはマイクロビアを使用することができます.