PCB技術 - プリント回路基板製造業者がPCBボードの展望を説明

1. The basic concept of vias

Via is one of the important components of 多層PCB. 掘削コストは、通常、30 %から40 %を占めている PCB製造 コスト. 簡単に言えば, PCB上のすべての穴をビアと呼ぶことができる. 機能の観点から, ビアは、2つのカテゴリーに分けられることができます：1つは、層の間の電気接続のために使われます;もう一方は、装置を固定または位置決めするために使用される. 過程で, これらのビアは一般に3つのカテゴリーに分けられる, ブラインドビアス, 埋没ビアとビア. ブラインドビアは、プリント回路基板の上面および底面に位置し、ある深さを有する. これらは、表面線と下の内側の線を接続するために使用されます. The depth of the ホール usually does not exceed a certain ratio (aperture). 埋め込みホールは、プリント回路基板の内側層に位置する接続孔を指す, これは、その表面には及ばない PCBボード.

上記2つのタイプのホールは、両方とも、回路基板100の内側層に位置する, そして、貫通孔形成プロセスは、積層前に使用される, ビアホールの形成中にいくつかの内部層が重なってもよい. 番目のタイプは貫通穴と呼ばれます, これは、回路基板全体を貫通し、内部配線用または位置決め用穴を取り付ける部品として使用することができる. スルーホールは、プロセスで実装しやすく、コストが低いので, 印刷物の大部分 PCBボード スルーホールの他の2種類の代わりにそれを使用してください. 次のバイアホール, 別途, ビアホールと見なされる.

設計視点から, ビアは主に2つの部分から成る, 一つは中央のドリル穴です, もう一方はドリルの周りのパッドエリアです. これらの2つの部品のサイズは、ビアのサイズを決定する. . 明らかに, 高速で, 高密度PCB設計, 設計者は常にバイアホールが小さいことを望みます, より良い, より多くの配線スペースがボードに残ることができるように. 加えて, ビアホールは小さい, それ自身の寄生容量. より小さい, より高速な回路に適している.

しかし, ホールサイズの縮小もコストの増加をもたらす, そして、ビアのサイズは無期限に減少できない. それは穴加工やめっきなどのプロセス技術によって制限される, より困難な穴加工プロセスの一層の穴あけ, 長くかかる, そして、それは中心位置から逸脱することは簡単です穴の深さが穴の直径の6倍を超えるとき, 穴壁が銅で均一にめっきされることを保証することは不可能である. 例えば, the thickness (through hole depth) of a normal 6-layer PCBボード 約50ミルです, だから、一般的な最小ドリル穴直径 PCBボード メーカーが提供することができますのみ.

2. Parasitic capacitance of via

The hole itself has parasitic capacitance to the ground. ビアの接地層上の分離孔の直径がD 2であることが知られている場合, ビアパッドの直径はD 1である, 基板の厚さはTである, 基板基板の誘電率は, The parasitic capacitance of the via is similar to:

C=1.Td 1/(D2-D1)

The main effect of the parasitic capacitance of the vias on the circuit is to extend the rise time of the signal and reduce the speed of the circuit. 例えば, 厚さ50 milのPCBのために, 内径10 mil及びパッド直径20ミルのビアを使用する場合, パッドと接地銅領域との距離は32 milである, 次に、上記の式を用いてビアを近似することができ、寄生容量は大きく、C＝1である.41 x 4.4 x 0.050 x 0.020/(0.032 - 0.020)=0.517 pF, キャパシタンスのこの部分に起因する立ち上がり時間の変化は以下である.2C(Z0/2)=2.2 x 0.517x(55/2)=31.28 ps. これらの値から、単一ビアの寄生容量に起因する立ち上がり遅延の影響は明らかではない, ビアが層の間で切り替わるトレースで複数回使用されるなら, デザイナーは慎重に考慮すべきである.

スリー. Parasitic inductance of vias

Similarly, ビアの寄生容量と共に寄生インダクタンスがある. 高速ディジタル回路の設計, ビアの寄生インダクタンスは寄生容量よりも多くの損傷を引き起こす. その寄生直列インダクタンスはバイパスコンデンサの貢献を弱めて、全体の電力システムのフィルタリング効果を弱めるでしょう. We can simply calculate the parasitic inductance of a via with the following formula:

L=5.08h[ln(4h/d)+1]

where L refers to the inductance of the via, hはビアの長さです, dは中心孔の直径である. 式から、ビアの直径がインダクタンスに小さい影響を及ぼすことが分かる, そして、ビアの長さは、インダクタンス. 上記の例を使用する, ビアのインダクタンスは、以下のように計算することができる。.08 x 0.050[ln(4x0.050/0.010)+1]=1.015 nh. 信号の立ち上がり時間が1 nsであるならば, その等価インピーダンスは以下である。/T 10 - 90 = 3.19厘. このようなインピーダンスは、高周波電流が通過すると無視されない. 電源プレーンとグランドプレーンを接続するとき、バイパスコンデンサが2つのビアを通過する必要があるという事実に特に注意しなければならない, ビアの寄生インダクタンスが指数関数的に増加するように.

フォー. デザインによって 高速PCB

ビアの寄生特性の上記の分析を通して, それを見ることができます 高速PCB設計, 一見単純なビアは、しばしば大きな否定的な影響をもたらします PCBボード デザイン. ビアの寄生効果による悪影響を低減するために, the following can be done in the design:

1. コストと信号品質の両方を考慮する, サイズを通して妥当なサイズを選んでください. 例えば, 6 - 10の層メモリモジュールPCB設計のために, 10を使うほうがよい/20Mil (drilled/pad) vias. いくつかの高密度小型ボード, また、8を使用しようとすることができます/18ミル. hole. 現在の技術条件下で, 小さなビアを使うのは難しい. 力または地面のために, より大きなサイズを使用してインピーダンスを減らすことができる.