PCB-Neuigkeiten - Das Design der Parallelverarbeitung mit FPGA

Digitale Zwischenfrequenz

Die sogenannte Zwischenfrequenz bezieht sich, wie der Name schauf sagt, auf eine Signalform der Zwischenfrequenz. Die Zwischenfrequenz ist relativ zu Basisband- und Hochfrequenzsignalen. Zwischenfrequenz kann ein oder mehrere Pegel haben und ist die Brücke zwischen Basisband und Radiofrequenz.

FPGA

Wie in Abbildung 1 gezeigt, ist der Mittelfrequenzbereich digital implementiert, bekannt als digitale Mittelfrequenz. Die digitale IF-Technologie umfasst in der Regel Hoch-Down-Frequenzumrechnung (DUC/DDC), Peak Factor Dämpfung (CFR) und digitale Vorverzerrung (DPD).

DUC/DDC

DUC implementiert die Umwandlung vom Baseband-Signal in das Passband-Signal. Die Abtastrate des Eingangskomplexen Basisbandsignals ist relativ niedrig, normalerweise die Symbolrate der digitalen Modulation. Das Basisbandsignal wird gefiltert und dann in eine höhere Abtastrate umgewandelt, um auf die IF-Trägerfrequenz des Unteroffiziers zu modulieren.

DUC muss in der Regel eine Pulsformung abschließen und dann den Zwischenfrequenzträger modulieren, um den rückwärtigen Analogwandler über DAC anzutreiben.

Die ganze Zahl des Frequenzspektrums des Basisbandsignals wird durch Kanalfilter erreicht, normalerweise durch FIR. Interpolation führt teilweise die Transformation und Filterung der Signalsampling Rate durch, die durch CIC oder FIR erreicht werden kann. Wenn für ein Schmalband-Signal eine Transformation mit hoher Abtastrate erforderlich ist, ist CIC sehr geeignet und ist FIR hinsichtlich Leistung oder Ressourceneinsparung überlegen.

NCO ist ein numerischer Steueroszillator, auch bekannt als DDS, mit dem ein Paar orthogonaler Sinus- und Kosinus-Trägersignale erzeugt werden kann, die nach der Interpolation mit dem Basisbandsignal gemischt werden (Erhöhung der Abtastrate), um die Spektralverschiebung abzuschließen.

Im Gegensatz zu DUC macht DDC grundsätzlich Folgendes:

1. Spectrum Down Move: Verschieben Sie das digitale Signal des ADC in das Basisband von der Mittelfrequenz zum nützlichen Spektrum

2. Reduzierung der Abtastrate: Reduzieren Sie die Frequenzverschiebungsdaten von der hohen Abtastrate des ADC auf ein angemessenes Abtastrateniveau um DezimaTIon.

3. Kanalfilterung: Bevor I/Q-Signale zur Verarbeitung an das Basisband gesendet werden, müssen sie aFPGAin gefiltert werden

In der Tat ist die digitale up-down Umwandlungstechnologie weit verbreitet und es ist eine unverzichtbare Funktion in drahtloser Kommunikation, Kabel-TV-Netzwerk (Kabelmodem), digitaler TV-Übertragung (DVB), medizinischer Bildgebungsausrüstung (Ultraschall) und militärischen Bereichen.

CFR

Derzeit sind viele drahtlose Kommunikationssysteme, wie WCDMA, WiMAX, in denen das Frequenzsignal normalerweise aus mehreren unabhängigen Basisbandsignalen besteht. Das synthetisierte IF-Signal hat einen großen Peak-to-Average RaTIo und entspricht der FPGAussischen Verteilung. Im Allgemeinen ist der lineare Bereich des Leistungsverstärkers (PA) begrenzt, und der Arbeitsbereich der PA, der dem Zwischenfrequenzsignal des größeren PAR entspricht, wird reduziert, was zu einer Abnahme der PA-Effizienz führt. Daher ist es sehr wichtig, den PAR des IF-Signals vor PA zu reduzieren. Peak Factor Dämpfung (CFR) wird verwendet, um diese Funktion zu erfüllen. Es wird helfen, die Linearität des PA-Ausgangs sicherzustellen, Out-of-Band-Strahlung zu reduzieren und die PA-Effizienz zu verbessern.

Derzeit werden CFR-Algorithmen in IF verwendet, darunter Peak Clamping (Clip), Peak Trimming (Peak Windowing) und Peak Reduction (Peak CancellaTIon). Die Leistung und Realisierbarkeit der Spitzentrimmmethode sind moderat. Peak Reduction hat bessere Out-of-Band Eigenschaften als Peak Trimming, erfordert aber mehr Ressourcen des Feldbusses.

DPD

In drahtlosen Kommunikationssystemen muss der PA-Ausgang oft eine hohe Linearität aufweisen, um die strengen Anforderungen der Luftschnittstellenstandards zu erfüllen, während Linearverstärker sehr teuer sind. Um die Ausgangseffizienz zu verbessern und die Kosten der PA so weit wie möglich zu senken, muss die Nichtlinearität der PA korrigiert werden. Die Vorverzerrungsverarbeitung des Eingangssignals von PA ist eine gute Wahl.

DPD-Implementierungen lassen sich in zwei Kategorien unterteilen: Lookup Table (LUT) und Polynom. Die Vor- und Nachteile der beiden Algorithmen sind in Tabelle 1 dargestellt.

Entwurf digitaler Zwischenfrequenzen basierend auf paralleler Verarbeitung von FPGA

Vorteile der Implementierung auf FPGA

Implementierung der digitalen Zwischenfrequenz durch FPGA

Mit der Reife der Breitband-Funkkommunikationstechnologie wie WiMAX/LTE steigt auch der Bedarf an digitaler Zwischenfrequenzbreite drahtloser Geräte. Gleichzeitig sind Multi-Antennen-Technologien wie MIMO weit verbreitet, und auch die Anzahl der Kanäle digitaler Zwischenfrequenzen nimmt rapide zu.

Für einen derart großen Bandbreitenbedarf sind viele DSP-Prozessoren schwierig, die praktische Anwendung zu erfüllen, während dem dedizierten Chip (ASSP) die entsprechende Flexibilität fehlt. Die digitale Mittelfrequenz (IF) wird mit dem FPGA realisiert, das den Konflikt zwischen Rechenleistung und Flexibilität gut koordinieren kann. Gleichzeitig hat Altera eine große Anzahl digitaler IF-Referenzdesigns und IP für 3G/4G-Anwendungen entwickelt, was die Entwicklungsschwierigkeiten von Designern vereinfacht und den Designzyklus verkürzt.

Die Eigenschaft der Hardware ist, dass sie für Datenpfad-Implementierung mit hoher Geschwindigkeit und unkomplizierter Logikbeziehung geeignet ist.

Durch unsere Analyse früherer DDC- und DUC-Funktionen stellen wir fest, dass die HauptModul und Operationen für DDC/DUC CIC/FIR-Filter, NCO, Interpolation/Dezimation, Mischen sind. Diese Prozesse sind grundsätzlich einfach, aber rechenschnell und eignen sich sehr gut für die Implementierung des Feldprogrammers.

Andererseits ist der Vorteil einer parallelen Architektur gegenüber einem DSP-Prozessor der eines FPGA. Sobald ein DDC/DUC-Modul fertig ist, kann es mit einfacher Replikation auf mehrere DDC/DUC erweitert werden. Gleichzeitig kann ein ADC/DAC-Gerät mehrere DC/DUC-Kanäle anschließen, was die Unterstützung von Multi-Carrier-Systemen (MulTI-Carrier) erleichtert.

Manchmal sind jedoch die internen Ressourcen des Feldbusses begrenzt. Multiplex DDC/DUC kann sogar Time-Division Multiplexing durchführen und eine DDC/DUC-Schaltung teilen. Natürlich muss die Arbeitszeit der Schaltung um ein Vielfaches erhöht werden, solange die Leistung des Feldbusses im zulässigen Bereich liegt. Altera verfügt über Referenzdesigns, die WCDM A, TD-SCDMA und WiMAX unterstützen.

CFR-Schaltungen sind rechenintensiv, wie TD-SCDMA, mit Abtastraten von 61.44MHz bis 92.16MHz. Parallele Verarbeitung auf Basis von FPGA kann problemlos abgeschlossen werden.

Das Polynom DPD ist in Vorwärts- und Rückwärtsmodule unterteilt. Das Forward Modul ist ein Vorverzerrungsmodul und besteht aus mehreren FIR Filtern. Es eignet sich sehr gut für die Hardware-Implementierung auf dem FPGA. Der IP-Kern von Altera kann eine perfekte FIR-Unterstützung bieten. Reverse Module bieten Referenzdesigns für spezifische Konvergenzalgorithmen wie LMS, RLS und Altera. Für RLS verwendet das Referenzdesign von Altera QR-Dekomposition, was die Konvergenzzeit verkürzt und die Stabilität des Algorithmus verbessert.

Von Altera bereitgestellte Mittel

Altera hat viel in den Bereichen IP-Kern, Steuerungsleimlogik, Schnittstellenlogik, Design-Tools und -Prozesse sowie Referenzdesign geleistet und die tatsächliche Situation digitaler IF-Anwendungen im Gerätedesign berücksichtigt.

Alteras Cyclone- und Stratix-Serien haben sowohl in Bezug auf Anzahl als auch Geschwindigkeit in Bezug auf den eingebetteten Speicher erheblich verbessert und Module auf den Ressourcen der Geräte im Bereich des Feldes programmierbaren FPGAte vervielfältigt und hinzugefügt.

Im Hinblick auf IP-Kernkomponenten von DSP kann Altera Funktionen wie FIR, NCO, CIC, CORDIC usw. bereitstellen. Für eine benutzerfreundliche Systemintegration gibt es auch eine einheitliche Schnittstelle zur Verbindung dieser Module: die Avalon Streaming (Avalon-ST)-Schnittstelle. Darüber hinaus hat Altera für die Mehrkanalwiederverwendung und Demultiplexing einen Paket Format Converter für die Avalon-ST Schnittstelle entwickelt, der Zeit- und Raumschnittstellen zwischen einzelnen oder mehreren Avalon-ST Kanälen im Eingang und einzelnen oder mehreren Avalon-ST Kanälen im Ausgang zur Mehrkanalwiederverwendung und Demultiplexing bereitstellt.

In einigen Bereichen, die Flexibilität erfordern, wie DPD, funktioniert Alteras Nos II Embedded Prozessor einfach. So kann es beispielsweise auf dem Feedback-Pfad von DPD Anwendern helfen, ihre eigenen Interpolationsroutinen flexibel zu erweitern. Der eingebettete Prozessor Nios II kann dem System auch helfen, einige Datenstatistiken, Parameter-Neuzuweisung und andere Verwaltungsarbeiten durchzuführen.

Bei der Gestaltung von Verifizierungswerkzeugen und Prozessen treibt Altera den integrierten Designprozess von MATLAB/Simulink+DSP Builder+Quartus II voran. Wie in Abbildung 3 gezeigt.

Simulink kann auch ModelSim und den eingebetteten Logikanalysator SignalTap-II auf dem FPGA integrieren, um Benutzer bei der Funktionssimulation und dem Debugging zu unterstützen. Darüber hinaus kann Hardware in Loop (Hardware In Loop)-Funktionalität Benutzern helfen, den Entwurfsalgorithmus auf der tatsächlichen Hardware zu validieren und gleichzeitig die Validierungsgeschwindigkeit zu beschleunigen.

Referenzdesign

WiMAX DUC/DDC

Alteras WiMAX DDC/DUC Referenzdesign basiert auf 1024-Punkt FFT OFDM mit einer Arbeitsbandbreite von 10 MHz. Die Abtastrate des Basisbandsignals beträgt 11.424 MSps oder Symbolrate. Die Abtastrate des IF-Signals beträgt 91.392 MSps. Vom Basisband bis zur Mittelfrequenz ist insgesamt achtmal die Abtastrate-Variation erforderlich.

Wie bereits erwähnt, eignet sich CIC für schmalbandige High-Power-Transformationen, bei denen nur 8-fache Transformationen erforderlich sind und die nützliche Signalbandbreite 10MHz beträgt, sodass FIR eine bessere Wahl für Dezimations- oder Interpolationsfilterung ist.

Bei der Aufteilung von Funktionen berücksichtigen wir die Ressourcen und Effizienz der Implementierung, indem wir den Umformfilter und den Dezimations-Interpolationsfilter in drei FIR unterteilen, um zu entwerfen: G(z) ist für die spektrale Umformung verantwortlich, normalerweise wurzel-rising cosinus (RRC)-Filter; Q(z) ist für die doppelte Dezimation oder Interpolationsfilterung verantwortlich; P(z) ist für die vierfache Dezimation oder Interpolationsfilterung verantwortlich.

Um die Ressourcen des Feldbusses zu sparen und die Leistung zu verbessern, ist das G(z) der Arbeitsfrequenz als 111-Ordnung FIR mit schmalem Übergangsband ausgelegt. Q(z) zweite Ordnung 79; P(z) hat nur 39 Ordnung und seine Betriebsfrequenz. Die kombinierte Antwort der drei Filter, die in Abbildung 5 gezeigt wird, erfüllt vollständig die von WiMAX geforderte Vorlage (Maske).

Bei der spezifischen Implementierung des Feldbusses gehen wir davon aus, dass die Filtereigenschaften von I/Q identisch sind. Um Geräteressourcen zu sparen, multiplexen wir die dreistufige FIR von I/Q. Siehe Abbildung 6.

Auf DDC mischen wir zuerst das 91.392 MSps IF Signal mit NCO durch Oversample bis 182.784 MSps in zwei aufeinanderfolgenden Taktzyklen, und dann durch dreistufige FIR erhalten wir zwei I/Q Signale von 11.424 MSps.

Auf DUC arbeitet FIR bei 22.848 MSps, 45.696 MSps und 182.784 MSps. Durch Addition der beiden IQ-Signale der Mischfrequenz wird ein Bandpass-Realzahlsignal mit einer Abtastrate von 91.392 MSps erhalten.

Bei der Mehrkanalwiederverwendung/Demultiplexing verwenden wir Alteras Valon-ST Package Format Conversion Module (PFC) für die Modulvernetzung.

Eine typische Anforderung in einer WiMAX-Basisstation sind zwei Sendeantennen und vier Empfangsantennen, und dieses Referenzdesign kann auch zwei Sendeantennen und vier Empfangsantennen unterstützen.

Der relative Konstellationsfehler (Relative Constellation Error) von DUC ist durch Simulationsvalidierung des Referenzdesigns deutlich besser als der angegebene Wert. Beispielsweise beträgt die gemessene RCE bei 64QAM 3/4 Rate -55,29dB. Die Akzeptanzsensitivität und die Adjacent Channel Rejection Indizes von DDC sind deutlich besser als erwartet.

WiMAX CFR

WiMAX-System stellt höhere Anforderungen an CFR. Aufgrund der 64QAM-Modulation benötigt die Error Vector Amplitude (EVM) 3%, was auch strengere Anforderungen an Peak-to-Average Ratio (PAR) und Neighbor Channel Leakage Ratio (ACLR) stellt. Alteras WiMAX CFR-Schema verwendet den Constrained Clipping Algorithmus des Georgia Institute of Science and Technology, der EVM 3%, PAR Reduction 5dB und sehr kleine Out-of-Band Spread hat.

Entwurf digitaler Zwischenfrequenzen basierend auf paralleler Verarbeitung von FPGA

Entwurf digitaler Zwischenfrequenzen basierend auf paralleler Verarbeitung von FPGA

WiMAX DPD

Die Mittelfrequenzbreite von WiMAX beträgt mehr als 10MHz, und adaptive Algorithmen wie LMS/RLS müssen eingeführt werden, was ein hohes Maß an DSP-Verarbeitungsfähigkeit und Flexibilität für das gesamte DPD-Modul erfordert. Die Konstruktionsanforderungen lassen sich mit Alteras "In-Chip Prozessor NIOS II+FPGA Hardware Co-Processing Unit" gut erfüllen.

Entwurf digitaler Zwischenfrequenzen basierend auf paralleler Verarbeitung von FPGA

Wie in Abbildung 8 gezeigt, ist das Vorwärtsmodul ein Vorverzerrungsmodul und besteht aus mehreren FIR-Filtern. Im umgekehrten Link sammeln wir einen Satz 64-Samples im Sample Cache. Der eingebettete Nios-Prozessor kann dabei helfen, die Eingabe von CORDIC zu berechnen, und der CORDIC-Beschleuniger führt die QR-Dekomposition durch. Nios führt dann eine Reverse-Konvertierung durch, um die Koeffizienten der FIR-Filter in der Forward-Verbindung zu aktualisieren. Die Verwendung des weichen Prozessors NIOS+CORDIC Beschleunigers, um die obere Dreiecksmatrix Operation von QRD_RLS abzuschließen, ist flexibel, und wir können die Anzahl der CORDIC Beschleuniger anpassen, um die Inverse zu erhöhen. Datendurchsatz zum Modul.