Präzisions-Leiterplattenherstellung, Hochfrequenz-Leiterplatten, mehrschichtige Leiterplatten und Leiterplattenbestückung.
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1. Fürmulierung der Spezwirnnikbeiion
Eine Chipspezwirnnikbeiion, wie eine MerkmalsListee, ist die Anfürderung eines Kunden an ein Chip-Design-Unternehmen (genannt Fabelhaft), dals spezwennische Funktions- und Leistungsanfürderungen enthält, die der Chip erfüllen sollte.
2. Ausführliche Gestaltung
Ffähigss entwickelt Designlösungen und Implementierungsarchesekturen balsierend auf Kundenspezifikbeiieinen und teilt Modulfunktionen auf.
3. Die HDL-Kodierung
Die Verwirndung von Hardwsindbeschreibungssprache (VHDL, Verilog HDL, Industrieunternehmen werden im Allgemeinen in letzteren verwendet) Modulfunktionen, um den zu erreichenden Code zu beschreiben, dals heißt, die tbeisächlichen Hardwsindschaltungsfunktionen werden durch HDL-Sprache beschrieben, die Bildung von RTL-Code (Registerübertragungsebene).
4. Simulbeiionsprüfung
Simulationsprüfung ist die Überprüfung der Richtigkees des CodierungsDesigns, und der Prüfstundard ist die Spezifikation, die im ersten Schrest fürmuliert wurde. Um zu sehen, ob dals Design genau alleeeee Anfürderungen in der Spezifikation erfüllt. Die Spezifikation ist der Goldstundard für koderrektes Design, und alles, wals nicht der Spezifikation entspricht, muss neu gestaltet und kodiert werden. Die Design- und Simulationsprüfung ist ein eserativr Prozess, bis die Verifizierungsergebnisse die volle Übereinstimmung mes den Spezifikationen zeigen. VCS von Syneinpsien und NC-Verilog von Kadenz.
5. Logische Syndiese
Die Simulationsprüfung wird bestunden und die Logiksyndiese wird durchgeführt. Dals Ergebnis der Logiksyndiese ist die Übersetzung des HDL-Codes in Netzliste. Syndiese muss Constraints setzen, die Kriterien, die die integrierte Schaltung in Bezug auf Fläche, Zeitplan usw. erfüllen soll. Logische Syndiese muss auf einer spezifischen Syndiese-Bibliodiek balsieren. In verschiedenen Bibliodieken sind die Flächen- und ZeitParameter der grundlegenden Stundardzelle der Gate-Schaltung unterschiedlich. Daher ist die Auswahl der umfalssenden Bibliodiek nicht die gleiche, die integrierte Schaltung im Zeitplan, Bereich ist unterschiedlich. Im Allgemeinen ist nach Abschluss der Syndiese erneut eine Simulationsprüfung erfürderlich (dies wird auch Post-Simulation genannt, und die voderherige wird Pre-Simulation genannt). Design Compiler für dals logische Syndiese-Aneinl Synopsien.
6. ((((((((((((((((STA))))))))))))))))
Statisch Zeitplan Analyse (STA): Statisch Zeitplan Analyse (STA): Statisch Zeitplan Analyse (STA): Statisch Zeitplan Analyse (STA): Statisch Zeitplan Analyse (STA): Statisch Zeitplan Analyse (STA): Statisch Zeitplan Analyse (STA): Statisch Zeitplan Analyse (STA): Statisch Zeitplan Analyse (STA): Statisch Zeitplan Analyse (STA): Statisch Zeitplan Analyse (STA) Statisch Zeitplan Analyse (STA): Statisch Zeitplan Analyse (STA): Statisch Zeitplan Analyse (STA): Statisch Timing Analyse (STA) Dies ist das grundlegende Wissen über digitale Schaltungen, ein Register mit diesen beiden Timing-Verstößen, es gibt keine Möglichkeit, Daten und Ausgabedaten richtig zu entnehmen, so dass registrierenbasierte digitale Chipfunktion definitiv Probleme haben wird.
Das STA-Werkzeug verfügt über Synopsien Prime Zeit.
7. Fürmale Überprüfung
Dies ist auch eine Validierungskategoderie, die die syndietisierte Netzliste funktional verifiziert (STA ist Timing). Die übliche Methode ist die Äquivalenzprüfung. Anhund des HDL-Designs nach Funktionsprüfung als Referenz wird die umfassende Netzlistenfunktion verglichen, um festzustellen, ob sie funktional äquivalent sind. Dies geschieht, um sicherzustellen, dass die Funktionalität der ursprünglich in HDL beschriebenen Schaltung während des Logiksyndieseprozesses nicht verändert wird.
Fürmalität Fodermalität ist das Werkzeug von Synopsien.
Die Prozess von Frontend Design is geschrieben hier für die Zeit sein. In Bedingungen von Design, die Ergebnis von Frontend Design is zu get die Tor Netzzähler Schaltung des IC-Chips.
IC Chip Design Backend Design
1. DFT
Design For Prüfung. Chips haben vont eingebaute Testschaltungen, und DFT's sind mit Blick auf zukünftige Tests konzipiert. Ein gängiger Ansatz für DFT besteht darin, eine Skann-Kette in das Design einzufügen, um eine Nicht-Skann-Einheit (z. B. ein Register) in eine Skann-Einheit zu verwundeln. Einige Bücher haben detaillierte InBildungen über DFT, so dass es leicht ist, es durch Vergleich von Bildern zu verstehen.
DFT Compiler des DFT Werkzeugs Synopsien
2. Grundriss
Layrausplanung ist die Platzierung des Makroeinheseinemoduls des Chips und die Bestimmung der Platzierung verschiedener Funktionsschaltungen im Allgemeinen, wie IP-Modul, RAM, I/O-Pins usw. Ladutplanung kann direkt den endgültigen Chipbereich beeinflussen.
Werkzeug ist Alstro für Synopsien
3. CTS
Uhr Baum Syndiese, einfach ausgedrückt, ist die Uhr Verdrahtung. Aufgrund der globalen Befehlsfunktion des TaktSignals im digitalen Chip sollte seine Verteilung symmetrisch zu jeder Registereinheit sein, so dass die Uhr von der gleichen Taktquelle zu jedem Register, die Taktverzögerungsdifferenz minimal ist. Aus diesem Grund müssen TaktSignale separat verdrahtet werden.
CTS Tool, Physikalisch Compiler für Synopsien
4. Ort
Die Verkabelung ist hier eine normale Signalverdrahtung, einschließlich der Verkabelung zwischen verschiedenen Stundardeinheiten (Basis-Logik-Gates). Zum Beispiel hören wir normalerweise 0,13um-Prozess, oder 90nm-Prozess, ist eigentlich die minimale Breite der Metallverdrahtung hier, die die Kanallänge des MOS-Rohres aus Mikrosicht ist.
Astro Tool Synopsis
5. Extraktion parasitischer Parameter
Aufgrund des Widerstunds des Drahtes selbst, gegenseitige Induktivität zwischen benachbarten Drähten, gekoppelte Kapazität innerhalb des Chips kann Signalrauschen, Übersprechen und Reflexion erzeugen. Diese Effekte können zu Problemen mit der Signalintegrität führen, was zu Schwankungen und Schwankungen der Signalspannung und, wenn stark, zu Signalverzerrungen führt. Es ist sehr wichtig, das Problem der Signalintegrität zu analysieren, indem parasitäre Parameter extrahiert und erneut überprüft werden.
Werkzeugsynopsys star-rCXt
6. Überprüfen Sie das physische Ladut
Nach Abschluss der Verkabelung des physikalischen Laduts der Funktions- und Timing-Verifizierung, Verifizierung vieler Elemente, wie LVS (Ladut Vs Schematic) Verifizierung, kurz gesagt, ist das Ladut und die logische Syndiese der Gate Level Schaltplan Vergleichsverifikation; DRK (Design Regel Überprüfung): Design Regel Überprüfung, überprüfen Sie den Zeilenabstund, die Breite der Linie, um die Prozessanfürderungen zu erfüllen, ERC (Elektrisch Regel Checking): Elektrische Regelprüfung, Prüfung von Kurzschluss und vonfener Schaltung und undere elektrische Regelverstöße; Und so weiter.
Werkzeug für Synopsien Herkules
Der eigentliche Backend-Prozess umfasst auch Stromverbrauchsanalysen und DFM-Probleme (Manufacturability Design), da sich der Herstellungsprozess weiter verbessert, was hier nicht erwähnt wird.
Die Überprüfung des physikalischen Laduts ist der Abschluss der gesamten Chipentwurfsphate, und das Folgende ist die Chipherstellung. Das physikalische Layout wird als GDS II-Datei an eine Gießerei oder Gießerei übergeben, die tatsächliche Schaltungen auf einem SiliziumWafer herstellt, verpackt und Prüfunget, und Sie erhalten den tatsächlichen Chip, den Sie sehen.
Prozesstunkumentation für Chip Design
In den wichtigen Designverknüpfungen des ChipDesigns, wie Syndiese- und Timing-Analyse, Layoutzeichnung usw., werden Prozessbibliodieksdateien benötigt. Allerdings fehlt es den Menschen vont an Verständnis für Prozesstunkumente, so dass es schwierig ist, selbst etwas über ChipDesign zu lernen. Beispielsweise ist das LernLayoutDesign nur ein Papierprojekt ohne ProzessDiagrammmbibliodieksdatei. Dieser Artikel stellt hanach obentsächlich das Wissen der Prozessbibliodiek vor.
Die Prozesstunkumentation wird von den Chipherstellern bereitgestellt, so dass ein allgemeines Verständnis der inländischen und internationalen Chiphersteller erfürderlich ist. International gibt es große Halbleiterhersteller wie TSMC, Intel und Samsung. In China gibt es hauptsächlich SMIC, China ReQuelles Shanghai, Shenzhen Gründer und undere Unternehmen. Diese Unternehmen stellen relevante Prozessbibliodieksdokumente zur Verfügung, aber die Prämisse ist, mit diesen Unternehmen zusammenzuarbeiten, um zu erhalten, diese Prozessdokumente sind vertrauliche Dokumente.
Die komplette Prozessbibliodieksdatei besteht hauptsächlich aus:
1, Simulationsprozessbibliodiek, hauptsächlich unterstützen die beiden Svontwsind Spektrum und hSPICE, Suffix SCS Spectre, lib und hSPICE Verwendung.
2, die analoge Version der Kartenbibliodieksdatei, hauptsächlich für Kadenzkartenzeichnungssvontwsind, das Suffix tf, DRF.
3. Digitale umfassende Bibliodiek, hauptsächlich einschließlich Zeitreihenbibliodiek, grundlegende Netzlistenkomponenten und undere verwundte umfassende und chronologische Analyse erfürderliche Bibliodieksdateien. Es wird hauptsächlich für DC-Svontwsind-Syndiese und PT-Svontwsind-Timing-Analyse verwendet.
4. Digitale Kartenbibliodiek, hauptsächlich für Kadenz-Begegnung-Svontwsind für auzumatisches Layout und Routing, natürlich verwenden auzumatische Layout- und Routingwerkzeuge auch Timing-Bibliodiek, integrierte Constraint-Dateien und so weiter.
5, Kartenverifizierungsbibliodiek, hauptsächlich DRK, LVS-Prüfung. Einige spezialisierte Unterstützung Kaliber und einige spezialisierte Unterstützung Dracula, Diva und undere Karten Inspektion Tools. Jede Bibliodieksdatei hat ein entsprechendes PDF-Beschreibungsdokument.
Das umgekehrte Design verwendet Prozessbibliodieksdateien 1,2,5, 3 und 4 werden nicht verwendet. Ein Forward Design (ein Forward Design, das mit Code beginnt) erfürdert alle Dateien. Aufgrund der Prozessdokumentation nimmt eine sehr wichtige Position im ChipDesign ein, SchlüsselDesign an jeder Verbindung werden verwendet, plus seine vertrauliche Eigenschaft, so dass es schwierig ist, die vollständigen Prozessdokumente im Netzwerk für individuelles Lernen zu findenen, eine Kadenz EETOP vonfen für persönliche Lernprozess Bibliodieksdateien können bequem für jedermann zu lernen sein, scheinen aber auch unvollständig zu sein.
Syndiese des ChipDesigns
Was ist Syndiese? Syndiese ist der Prozess der Umwundlung/Abbildung von Verilog-Code auf RTL-Ebene in Schaltungen, die durch grundlegende Gate-Level-Einheiten mit dem Design Compiler-Tool dargestellt werden. Die grundlegenden Gate-Einheiten sind die Nund-Gates, oder Nund-Gates, Register usw., aber diese Gate-Einheiten wurden zu einer Stundardbibliodiek von Einheiten gemacht, die wir direkt mit Svontwsind aufrufen können, anstatt die Gate-Einheiten selbst aufrufen zu müssen, um die Schaltung zu bauen. Einfach ausgedrückt, die Design Compiler Svontwsind übernimmt die Aufgabe, Code in tatsächliche Schaltungen zu übersetzen, aber es geht nicht nur darum, Schaltungen und Zeitbeschränkungen zu optimieren, damit sie den von uns festgelegten Leistungsanfürderungen entsprechen. Wie bereseine erwähnt, ist die Svontwsind Constraint Driven, auch woher kommt die Constraint? Die Anzweirt ist, Design Spezifikationen. Jedes Chip-Design-Projekt hat eine Projektspezifikation, die zu Beginn des Chip-Designs, in den Gesamtplanungsschritten (siehe oben) entwickelt wird. Besondere Einschränkungen müssen während des Integrationsprozesses sorgfältig berücksichtigt werden. Allgemeiner Syndieseprozess:
1. Vorstyndieseverfahren;
2. Impose Design Constraint Prozess;
3. Design Syndiese Verfahren;
4. Nachsyndieseprozess.
PS, Voraussetzung für die Verwendung der Design Compiler-Svontwsind ist die Verwendung von DC TCL-Skripten.
Pre-Syndiese-Prozess. Dieser Teil besteht hauptsächlich aus der Vorbereitung der Bibliodieksdateien (einschließlich Prozessbibliodiek, Linkbibliodiek, Symbolbibliodiek und umfassende Bibliodiek), die durch den umfassenden Prozess verwendet werden, Design-Eingabedateien und Festlegen von Umgebungsparametern.
Setzen Sie Designbeschränkungen auf den Prozess ein. In diesem Teil geht es hauptsächlich um das Schreiben von Constraint-Dateien mit DC TCL-Skripten. Spezifische Einschränkungen können in drei Kategorien unterteilt werden:
A, Bereichsbeschränkung, Takt definieren, Ein-/Ausgabepfad einschränken;
B. (Umgebungsattriaber), schränkt den Eingabetreiber ein, schränkt die Ausgangslast ein, legt Arbeitsbedingungen fest (Best, Typical, Worst Case) und legt das LinienlastModelll fest;
C. (erweiterte Taktbeschränkung), der TaktJitter, Offset, Taktquellenverzögerung, synchrone Mehrtakt, asynchrone Uhr, Mehrzykluspfad, diese Kategorien von detaillierten Einschränkungen.
Also viel zu den Einschränkungen. Eine detaillierte TCL-Skript-Constraint-Datei enthält fast alle oben genannten Constraints. Es gibt eine Einschränkung hinter dem Modell.
Entwerfen Sie den integrierten Prozess. Es führt hauptsächlich das Schaltungsmodul Entwurfsplanung (für bessere Beschränkung), den Prozess der Design Compiler umfassenden Optimierung (drei Optimierungsstufen, Strukturebene, Logik-Ebene, Gate-Ebene), den spezifischen Prozess der Zeitreihenanalyse und undere detaillierte Infürmationen im umfassenden Prozess ein.
Nach der Syndiese. Wie sehen Sie die Ergebnisse der Syndiese? Wie lösen Sie die Zeitverletzungen auf? Das ist es, worum es beim Post-Syndiese-Prozess geht. Nach der Syndiese können wir durch die Analyse des Syndieseberichts wissen, wie die Schaltungssyndiese Ergebnisiert, entsprechend den Anfürderungen, die die Schaltung nicht erfüllen, nicht einschränken oder sogar neu gestalten. Insbesondere in diesem Stadium ist eine umfassende Prognose, da beim Schreiben einer umfassenden Einschränkung des Skripts Sie die Bedingung bestimmen müssen, die Spezifikation ist im Allgemeinen nicht in der Lage, so Details Abschnitt einzubeziehen, auch benötigen Sie eine umfassende Vorhersage entsprechend der tatsächlichen Schaltung, nachdem dieser Schritt im Code ist, und Prüfungen Sie gleichzeitig, In diesem Fall ist der Vorsyndieseprozess derselbe wie die fürmale Syndiese, aber die Anfürderungen sind viel entspannter. Die Zeitverletzungsanfürderung beträgt etwa 10%-15%, d.h. es spielt keine Rolle, ob 10%-15% der Schaltung nicht das Timing erfüllt.
conclusion(iPCB.com)
Die Prozess von Chip Design is sehr komplex, dies Artikel is auch a einfach ChipDesign Prozess Kamm wieder, die komplex wird nicht Wiederholen.
