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Heterogene 3DIC steht immer noch voder Malssenproduktiaufsschgute
Obwohl sterben 3DIC+TSV dreidimensiaufal Stapeln Technologie keinn Zunahme sterben Dichte vauf sterben Chip mes sterben kleinste Fläche, Reduzieren Kosten und Reduzieren sterben Produkt Größe, und so Verbesserung sterben Leistttttttttttttttttttttttung und Zuverlässigkees vauf sterben Chip, Samsung is auch die zuerst zu Einführung a homogen 3DIC gestapelt NANDFlalsh Blesz Speicher, DDR3 Speicher, und gestapelt Wees I/O(DRAM) Chips für Deskznach oben und Notizbuch Computer.
2.5D-Technologie ist wees verbreeset auf Logikbetriebs-Chips wie CPU/(GPU)/(FPGA) eingewendet woderden. Die IBM/AMD 2.5D/3DIC Technologie wird heterogene Integrationseinwendungen wie DRAM, GUS, (RF), LED und opzuelektronische Kompeinenten weiter vodereintreiben. Yole International Halbleiter Verbund ((SEMI)) führt weiterhin den 3DTSV-Plan durch und lädt HP, IBM, Intel, Samsung, Qualcomm, TSMC, UMC, Hynix, Azutech, (((ASE), ST, Samsung, Micron, GlobalFoundries, NEXX, FRMC und untere Branchen haben aktiv in Foderschung und Entwicklung und Produktion von 3DIC investiereniert und eine Ökologie der 3D-Industriekette mit klsindn Spezwennikationen aufgebaut.
Die aktuelle integrierte Anwendung von 3DIC gehört immer noch zum gleichen Herstellungsprozess, homogene Chip (Homogenous) Integration, wie DRAM, NANDFlalsh Matrize oder Mehrkernmikroprozessoder. IEK geht davon aus, dalss ab stirbtem Jahr ((2013)) 3DIC wie DRAM und NANDFlalsh mit homogener Stapelung in die Serienproduktion gehen werden. Wals die heterogene Integration von (Logik)-Chips (Logic), SpeicherChips (DRAM), Hochfrequenz-ICs (RF), Leistungsverstärkern (((PA))), phozuelektrischen UmwundlungsChips usw. angeht, ist sie durch technische Probleme wie Energieverbrauch und VerpackungsMaterialkoeffizienten begrenzt. Es muss noch überwunden werden.
2.5D InBegriffediär Technologie ist die erste, die FPGA, GPU/APU in die Malssenproduktion einführt
Wie bereits erwähnt, wird 3DIC in Hetergen Integriert verwendet. Es stapelt nackte SiliziumChips mit verschiedenen Logikprozessen und Betriebseigenschaften auf und verwendet TSV (Silizium Drilling)-Technologie, um die Chips miteinunder zu verbinden. Wenn verschiedene Arten von Chips gestapelt werden, erfürdern Stromverbrauch und Wärmeableitung Probleme eine spezielle Behundlung.
Wird nur ein DRAM-Chip mit 1V Spannung und 2W Stromverbrauch gestapelt, beträgt der Startstrom etwa zwei Ampere. Wenn eine 2GHz-Multi-Codere-Prozessoder-CPU oder Grafikprozessor-Einheit (GPU) darauf gestapelt ist, benötigt sie leicht Dutzende Watt oder sogar mehr. Hundert Watt kann der Lichtstartstrom bis zu zehn Ampere betragen, die falst von Auzubatterien bewältigt werden können. Diese Art von Chip ist tödlich für dals Design von mobiln tragnacktn Geräten; und es liefert großen Strom in einem so begrenzten und dichten Bereich. Dals VerdrahtungsDesign des Stromversorgungskreislaufs und die Auswahl von LeistungsChips sind technische Herausfürderungen, und selbst der Strom selbst ist die größte Störquelle, die die Effizienz und Stabilität des Stromkreises beeinflusst.
High-Frequenz Betrieb CPU und GPU-Chips kann normalerweise Wärme nach oben zu 120 Grad. Allerdings, wenn die DRAM und NANDFlalsh die übersteigen 85°C, die Aktualisieren Mechanismus und szurage zulerance wird be anormal. Wenn die CPU is kombiniert mit DRAM, NANDFlalsh Gestapelt zugedier, die hoch Wärme von die CPU wird Auswirkungen DRAM und NANDFlalsh; in Zusatz, wie phozuelektrisch Umwundlung Geräte, die Betrieb Stabilität wird be stark reduziert wenn die Temperatur erreicht 80°C or mehr. Diere sind auch unterschiedlich Typen von bsind die Materialien. Wann gestapelt zugedier, die diermal Stress Wirkung on die Verpackung Mechanismus caverwendet von unterschiedlich diermal Erweiterung Koeffizienten muss be in Betracht gezogen, und auch overWärmeing wird Ursache die Verfürmung von die gestapelt Wafer Ebene und auch die Zinn Rissbildung. Wie zu richtig arrangieren die Stapeln Sequenz von stirbte Chips mit unterschiedlich Temperatur Eigenschaften so dalss diey wird nicht Auswirkungen jede undere während Wärme Dissipation is a sehr schwer technisch Herausfürderung. Dies is die Grund warum 3DIC, die hat wurden Malsse-produced, erscheint zuerst in low-Leistung DRAM und NANDFlalsh-Äquivalent gestapelt Produkte.
2.5DIC (or 2.5DInterposer) Technologie war zuerst vorgeschlagen von die Fabrik Anführer (ASE), und später wurde a term gefolgt von die Halbleiter Industrie. Die Methode is zu machen die stirbt von verschiedene Prozesses/Arbeit Eigenschaften nicht gestapelt on jede odier, aber arrangiert in Parallel und schließen zu jede odier, platziert on die Glals or Silizium-balsed Material Interposer ((Interposer)) für Verbindung, und dien verbunden zu die unten Die Leiterplatte shorZehner die Signal Verzögerung Zeit und verbessert die insgesamt System Leistung; jede Parallel die kann be individuell geprüft und dien perfüriert und montiert Seite von Seite. Es tut nicht Bedarf zu gehen durch die Wärme/elektromagnetisch Strahlung Prüfung, as lang as it is platziert on die Zwischenprodukt Brett ( Interposer) kann gehen durch an insgesamt Integration Prüfung nach Verpackung. Wann Performance 3DIC Stapeln, diermisch/elektromagnetisch Prüfung muss be durchgeführt on jede Ebene in die Stapel; if one von die die is defekt, die ganze 3DIC Stapeln Gerät muss be erstattet.
2.5DIC is betrachtet von die Halbleiter Industrie as an Vermittler Technologie for die Übergang zu die Zukunft 3DIC. In Zusatz zu Verwendung Interposer zu hundeln as a Kommunikation Brücke zwischen Chips, Aufmerksamkeit muss auch be bezahlt zu Fragen solche as die Kombination von die und Interposer, Material Eigenschaften, und diermisch Stress. Verglichen mit 3DIC, 2.5DIC hat a niedriger technisch Engpass. Die Silizium Interposer verwendet in die Schaltung Brett ((SIInterposer)) allgemein tut nicht Bedarf zu Verwendung die 40nm or auch 28nm Fortgeschritten Herstellung Prozess wie die Prozessor Chip, und die Herstellung Kosten kann be reduziert.
Nehmen Xilinx2.5D FPGA Prozessor Chip as an Beispiel. Nach die nackt 28/40nm FPGA Chips sind arrangiert Seite von Seite, sie/Sie sind platziert on a 65nm Silizium Interposer. Die insgesamt Kosten is niedriger als die vorherige 40nm or auch 28nm SOC Prozess. Dortfore, die Anwendung Feld von 2.5DIC is nicht begrenzt zu Speicher Chips. Hochleistungs und hochly integriert Logik Rechnen Chips solche as FPGA, CPU, GPU, etc., haben begonnen zu gelten 2.5DInterposer Technologie.
2.5D/3DIC Killer Anwendung
Halbleiter wer haben Einführungd die 2.5DIC Konzept in Masse Produktion sind vertreten von die Führend programmierbar Logik Tor array (FPGA) Hersteller Xilinx und Altera. Beide Unternehmen Verwendung TSMC's CoWos ((ChiponWaferonSubstrat)) 2.5DIC Technologie. Wie Xilinxs Virtex-72000TFPGA Chips, 28nm nackt dies sind eng arrangiert Seite von Seite. Die Mikro Unebenheiten under die nackt dies sind verbunden zu a 65nm Silizium Interposer. Nach dass, sie/Sie sind verbunden zu die Lot Kugeln von TSV Technologie und dann eingedrungen. Verbinden die Lot Ball zu die Leiterplatte unten.
Darüber hinaus wird der IntelIrisPro5200 ((GT3e)) GrafikChip mit dem IBM Leistungs8 Prozessor, Intelâs vierter Generation Corei Prozessor ((Haswell)) und AMDs Halbkundenspezifisch 8 Die Kern-APU wird auch 2,5DIC-Verpackungstechnologie verwenden.
Neben dem homogenen Stapeln von DRAM-Chips (Weit I/O) und NANDFlash-Chips kündigte Altera kürzlich die 20nm FPGA-Produkte der nächsten Generation an, die TSMCs 20nm-Prozess der nächsten Generation sowie 3DIC heterogene Integration und Stapeltechnologie verwenden werden. Integriert mehr als zwei Sätze FPGA-Matrizen, ARM-Mehrkernprozessor-Chip, benutzeranpassnacktn HardCopyASIC-Chip, einstellbsindn Präzisions-DSP-digitalen Signalprozessor und mehrschichtigen gestapelten MemoryCube-SpeicherChip.
ASE, Silicon Produkte, Flechten und Nanmao. haben einen Anteil von 56% am globalen Verpackungs- und Testgießereimarkt, der auch der Schlüssel zur letzten Meile in der 3DIC-Industriekette ist. ASE nimmt den 3DS-IC-Stundard der SEMI-Spezifikationsplattform an und arbeitet aktiv mit DesignHoVerwendung und Gießerei zusammen, um die DiezuDie-, DiezuSiP-Überlagerungsverbindungsspezifikationen und die Bestätigung der 3D-Stapel-, Mess- und Verpackungszuverlässigkeit abzuschließen; In der Gießerei, im Gedächtnishaus und im Verpacken und Testen von 3D-Trägerplatinen, Vorrichtungen, Halteverfahren zwischen Fabriken, sowie Teilnahme an TSV-Wafern, JEDECJC-11WideI/O Memory Stacking Methoden und 3DQA Qualitätssicherungs-bezogenen Spezifikationen.
Darüber hinaus hat TSMC auch die integrierte Produktionstechnologie 2.5D/3DIC-Struktur CoWoS ((ChiponWaferonSubstrat)) eingeführt, die TSV/3D, verschiedene Szußmaterialien einschließlich Kugelpflanzungstechnologie, Silizium-Interposer ((Si-Interposer)) und verschiedene Subsystem-Integration, etc. Eins-Szup-Shopping-Service bereitstellt. Gleichzeitig investieren Sie weiter in 2,5D/3DIC-Technologie, um die Einführung der gesamten Industriekette von EDA, IP, Test, Ausrüstung, SiliziumWafer-Lieferanten und Verpackungsanlagen zu beschleunigen. UMC und nachgelagerte Verpackungs- und Prüfanlagen solcheen ein vonfenes IndustrieModelll ((OpenEcosystemModel)) zur Entwicklung der 3DIC-Technologie.
IEK spitz raus dass 3DIC Technologie hat wurden eingeführt in Speicher Lagerung Chips solche as NANDFlash und DRAM vor 2010. Seit 2010, Masse Produktion von GUS (CMOS Bild sensor) und MEMS ((mikroelektromechanisch)) Komponenten hat auch wurden eingeführt. Diere sind Anwendungen solche as Leistung Verstärker Chip (PA), LED-Beleuchtungs-Chip Verpackung, und photoelektrisch Umwundlung Element Verpackung. In 2013, it is erwartet dass die homogen mehrschichtiged MemoryCube und WideI/ODRAM wird be Massenproduktion; und die heterogen 3DIC (Heterogeneous 3DIC) Integration MultiKern CPU, FPGA, ASIC, Speicher, und optoelektronik Komponenten is erwartet to be eingeführt zwischen 2014 und 2015 Tatsächliche Masse Produktion Bühne.
