- PCB設計過程注意事項

千兆串列I/O科技具有極其優异的效能, 但這些優越的效能需要條件來保證, 即出色的信號完整性. 例如, 一比特供應商報告說，當他們第一次嘗試使用高速, 針對特定應用的千兆串列設計, 故障率為90%. 為了提高成功率, 我們可能需要進行類比，並採用更複雜的新旁路電路.
Spartan-6 FPGA的GTP效能取決於 印刷電路板。 在測試中需要考慮以下因素： PCB設計 過程：板的層壓結構, 組件的佈局, 以及訊號路由.

Power supply and stackup
For the GTP transceiver of Spartan-6 FPGA, 堆棧可分為兩組, 配電層和訊號路由層. 功率層用於連接MGTACC, MGTAVCCPLL, GTP的MGTAVTTTX和MGTAVTTRX電源引脚.
在堆棧中, 地平面層傳輸訊號線提供訊號返回路徑. 同時, 因為在兩個訊號層之間有一個遮罩面, 當訊號路由時，沒有必要考慮相鄰層佈線需要考慮的問題, 並提供更多訊號路徑.
GTP的功率平面應與接地層緊密相鄰，以新增耦合效應. 接地板可以為GTP的電源面提供遮罩, 並遮罩功率平面免受上層或下一層訊號引起的雜訊干擾.
事實上, 從另一個角度考慮, 那就是, 當電源雜訊出現在高頻範圍內時, 隨著頻率的新增, 越來越難找到能够覆蓋該頻率範圍並實現濾波效果的電容器，直到不可能找到這樣的電容器為止. . 隨著電容值的减小, 封裝的相關雜散電感和電阻值不會相應變化, 囙此頻率回應變化不大. 為了在高速下實現更好的功率分配, 我們需要使用功率層和接地層來構建我們自己的電容器. 為了更有效地實現我們的目標, 通常需要使用相鄰的電源平面和接地層.
GTP電源引脚與配電網絡之間的連接對GTP的效能起著關鍵作用. PDN公司, FPGA需要低阻抗和低雜訊連接. FPGA的GTP電源可以承受10mVpp的最大雜訊. 在10KHz到80MHz的範圍內, 電源可以使用小型飛機. 這個小電源板不應覆蓋SelectIO介面的區域.
PCB設計 capacitor placement
In addition to considering the value of the bypass capacitor, 需要考慮的另一個重要方面是電容器的放置.
一般規律是電容越大, 安置要求越不嚴格. 如果電容器值小, 電容器應盡可能靠近電源和接地引脚. One method that can be used is to remove the traces and vias of the unused general-purpose IO to make room for the bypass capacitor
The location of the GTP power segmentation area and the location of the GTP filter capacitor.
Signal routing
GTP signal traces and SelectIO signal traces should be avoided on adjacent layers, 它們各自的返回路徑也應該分開, 包括過孔. 在差分線對之間以及差分線與其他線之間保持一定距離很重要. 一般規則是：相鄰線對之間的距離必須至少是線對中兩條線之間距離的5倍.
千兆訊號差分線路應盡可能避免改變佈線層. 如果需要跨層傳輸, 你需要特別小心. 第一, 必須提供完整的返回路徑. 所以我們必須將A層的參攷層和B層的參攷層耦合在一起. 最理想的情况是兩個參攷層都是地層. 在這種情況下, 返回路徑可以通過放置另一個通孔來實現，該通孔將兩個參攷層連接在傳輸層附近. If the reference planes are different (one is the ground plane and the other is the power plane), 您需要放置一個0.01mF電容器盡可能靠近通孔，以連接兩個基準面，以降低回路阻抗. 過程中可能會遇到許多問題 PCB設計 過程, 但只要每一個細節都做得很仔細, a好的 PCB示意圖 可以設計.