精密PCB製造、高頻PCB、高速PCB、標準PCB、多層PCB和PCB組裝。
設計電路的頻率高. 通常認為，如果數位邏輯電路的頻率達到或超過50 MHz, 在這個頻率下工作的電路佔據了1/整個系統的3, 它被稱為 高速電路。 如果系統中只有少數訊號（如系統時鐘）以如此高的頻率工作, it still does not belong to the field of 高速電路.
設計電路中的數位信號跳變快. 通常認為，當數位信號上升或下降時間小於訊號週期的5%時, 它被稱為 高速電路。
圖1是a中訊號線的波形圖 高速電路, 它顯示了電路中流過該訊號線的電流的實際情況. 圖中的多個訊號波形是因為訊號線連接到許多不同組件的引脚, 囙此將疊加多個訊號.
從圖中不難看出，訊號的底部和頂部具有不同程度的優勢, 不規則振盪, 預期範圍內的延遲, 等. 這些現象通常不會在低速時出現 circuit 設計, 隨著系統電路速度的新增, 上述問題將隨之而來. 因此, 設計 高速電路 不能像設計低速電路那樣簡單. 必須新增新知識和新思維，以避免和减少上述情况的發生. 在實際應用和參攷其他檔案的基礎上, 我有以下考慮 高速電路 設計.
2, timing coordination considerations
Today's electronic products mostly run at 100 MHz or even higher frequencies, 例如RAM, 中央處理器, FPGA, 專用集成電路, 和隨機邏輯. 所有這些都是具有强烈定時要求的設備. 如果它們之間的時間協調不符合規定的要求, 容易造成系統工作混亂, 囙此，這是一個需要考慮的問題 高速電路 設計應該是時間協調問題.
定時協調主要體現在：訊號的設定時間和保持時間違反標準, 小脈衝寬度不符合要求, 以及系統中多相位時鐘引起的相位重疊. 在裡面 高速電路設計, 訊號週期通常僅為ns寬. 此時, 要確保時鐘訊號和數據訊號之間的精確協調並不容易. 此外, 設備本身或多或少有各種各樣的設備. 參數漂移, 色散, 等., 使不同定時訊號之間的相互協調更加困難. 鑒於上述情况, 設計 高速電路 設計前應首先考慮功能類比驗證, 並從理論上仔細分析每個訊號是否能滿足預期名額. 第二是檢查時序電路中的每個設備是否滿足其自身的定時要求. 對於所有涉及的設備, 應使用高頻測試設備仔細檢查和驗證設備本身的各種參數.
3, signal integrity considerations
Before any 電路設計, 測試後系統中每個訊號的完整性 circuit 設計 已完成, namely SI (Signal Integrity), 也稱為訊號質量. 這在 高速電路 設計. 如果沒有提前充分考慮, 很容易對系統中每個訊號的質量造成嚴重損害, 否則訊號的完整性很容易被破壞. 以下情况是影響信號完整性的表現 高速電路 design.
3.1 Crosstalk between signals
The form of string winding can be illustrated in Figure 2. 當交流電通過訊號線時, 周圍會產生交變磁場, 導線在交變磁場中會產生一定的電壓訊號. 以這種管道, 相關電壓訊號將感應到相鄰的訊號線上, 導致兩條訊號線相互影響, 這將導致導線中的訊號質量下降. The size of the cross-winding between the signal lines mainly depends on the rate of change of the magnetic field (generally determined by the change law of the rising and falling edges of the driving signal), 周圍介質的介電特性, 以及接線之間的距離.
