PCB部落格 - 基於高速FPGA的PCB板設計科技

如果高速行駛，那將是一件多麼美妙的事情啊 電路板 設計可以像連接原理圖節點一樣簡單, 就像它在電腦顯示器上看起來一樣漂亮. 然而, 除非設計師是PCB設計新手, 或者非常幸運, 實際的PCB設計通常不像他們從事的電路設計那麼容易. PCB板 設計師面臨著許多新的挑戰，直到設計最終能够工作，有人能够肯定其效能. 這正是當前高速的狀態 PCB板 設計-設計規則和設計指南不斷演變, 如果你幸運的話, 它們導致了一個成功的解決方案. 絕大多數 PCB板s是原理圖設計師，精通PCB組件的工作原理和互動以及構成電路板輸入和輸出的各種資料傳輸標準. 佈局設計師之間就導線轉換為印刷電路銅線時會發生什麼進行合作的結果. 經常, 方案設計者對最終電路板的成功或失敗負責. 然而, 原理圖設計師對佈局科技瞭解得越多, 避免重大問題的機會越多. 如果設計包括高密度FPGA, 在設計良好的示意圖之前，可能會面臨許多挑戰. 包括數百個輸入和輸出埠, operating frequencies in excess of 5.00MHz (possibly higher in some designs), 小到半毫米的焊球間距, 等. 相互影響.

併發開關雜訊

挑戰可能是所謂的併發開關雜訊（SSN公司）或併發開關輸出（SSO）。 高頻資料流程的高容量將產生諸如數據線上的振鈴和串擾等問題，以及影響整體電路板效能的電源和接地層上的地面反彈和電源雜訊。 為了解决高速數據線上的振鈴和串擾問題，切換到差分信令是一個很好的步驟。 由於差分對上的一根導線是匯線，另一根是源線，囙此基本上消除了電感效應。 當使用差分對傳輸數據時，它有助於减少回路中感應電流的“反彈”雜訊，因為電流保持局部。 對於高達數百MHz甚至數GHz的射頻，信號理論表明，當阻抗匹配時，可以傳遞訊號功率。 當傳輸線不匹配時，會出現反射，只有一部分訊號會從發送者傳輸到接收器，而其他部分會在發送者和接收器之間來回反彈。 差分訊號在PCB上的實現情况將在阻抗匹配中發揮重要作用（除其他外）。

微分軌跡設計

差分軌跡設計基於阻抗控制PCB板的原理。 它的型號有點像同軸電纜。 在受控阻抗PCB上，金屬平面層用作遮罩，絕緣體是FR4層壓板，導體是訊號軌跡對（見圖1）。 FR4的平均介電常數在4.2和4.5之間。不知道製造誤差可能會導致銅線過度腐蝕，最終導致阻抗誤差。 計算PCB軌跡阻抗的方法是使用場分析程式（通常為二維，有時為3維），這需要使用有限元直接求解整個PCB批次的麥克斯韋方程組。 該軟件可以根據軌跡間距、軌跡寬度、軌跡厚度和絕緣高度分析電磁干擾效應。 100Ω特性阻抗已成為差分連接電纜的行業標準值。 一條100Ω差分線可以由兩條等長的50Ω單端線組成。 由於兩條記錄道彼此靠近，記錄道之間的場耦合將降低記錄道的差模阻抗。 為了保持100Ω阻抗，必須稍微减小軌跡的寬度。 囙此，100Ω差分對中每條導線的共模阻抗將略高於50Ω。 軌跡的大小和理論上使用的資料决定了阻抗，但過孔、連接器甚至設備焊盤都會在訊號路徑中引入阻抗不連續性。 沒有這些東西通常是不可能的。 有時，為了更合理的佈局和佈線，有必要新增PCB上的層數或添加埋入過孔等功能。 埋入過孔僅連接PCB板的某些層，但在解决傳輸線問題的同時，也新增了電路板的製造成本。 但有時別無選擇。 隨著訊號速度越來越快，空間越來越小，埋入過孔等額外需求開始新增，這應該是PCB板解決方案的成本因素。 在帶狀線佈線中，訊號被FR-4資料夾在中間。 在微帶線中，導體暴露在空氣中。 由於空氣的介電常數（Er=1），頂層適合路由一些關鍵訊號，例如時鐘訊號或高頻串列反序（SERDES）訊號。 微帶佈線應耦合到底層接地層，該接地層通過吸收一些電磁場線來减少電磁干擾（EMI）。 在帶狀線中，所有電磁場線都耦合到上方和下方的基準面，這大大减少了電磁干擾。 如果可能的話，您應該儘量不使用寬邊耦合帶狀線設計。 這種結構容易受到基準面中耦合的差分雜訊的影響。 此外，需要均衡製造PCB板，這很難控制。 一般來說，控制同一層上的線間距相對容易。

去耦和旁路電容器

確定PCB板的實際效能是否如預期那樣的另一個重要方面需要通過添加去耦和旁路電容器來控制。 添加去耦電容器有助於减少PCB電源和接地層之間的電感，並有助於控制整個PCB中訊號和IC的阻抗。 旁路電容器有助於為FPGA提供清潔的電源（提供充電組）。 傳統規則是，去耦電容器應放置在PCB板佈線方便的地方，FPGA電源引脚的數量决定去耦電容器的數量。 然而，FPGA的超高開關速度完全打破了這種刻板印象。 在典型的FPGA板設計中，靠近電源的電容器為負載中的電流變化提供頻率補償。 為了提供低頻濾波並防止電源電壓下降，請使用大型去耦電容器。 當設計的電路啟動時，電壓降是由於調節器的響應滯後造成的。 這種大型電容器通常是具有更好低頻響應的電解電容器，其頻率回應範圍從直流到幾百kHz。 每次FPGA輸出變化都需要對訊號線進行充電和放電，這需要能量。 旁路電容器的功能是在較寬的頻率範圍內提供局部儲能。 此外，需要具有小串聯電感的小電容器為高頻瞬態提供高速電流。 在消耗高頻電容器能量後，慢響應大電容器繼續提供電流。 電源匯流排上的大量電流瞬變新增了FPGA設計的複雜性。 這種電流瞬變通常與SSO/SSN有關。 插入電感非常低的電容器將提供局部高頻能量，可用於消除電源匯流排上的開關電流雜訊。 該去耦電容器防止高頻電流進入設備電源，必須非常接近FPGA（小於1cm）。 有時，許多小電容器並聯連接在一起，作為設備的局部儲能，並快速回應不斷變化的電流需求。 通常，去耦電容器的軌跡應短，包括過孔中的垂直距離。 即使添加少量也會新增導線的電感，降低去耦效果。

其他科技

隨著訊號速度的提高，跨電路板輕鬆傳輸數據變得越來越困難。 可以使用其他幾種科技來進一步提高PCB板的效能。 第一種顯而易見的方法是簡單的設備佈局。 為關鍵連接設計短而直接的路徑是常識，但不要低估這一點。 當簡單的策略可以做到這一點時，為什麼還要麻煩地調整電路板上的訊號呢？ 一種幾乎同樣簡單的方法是考慮訊號線的寬度。 當資料速率高達622MHz甚至更高時，訊號的趨膚效應變得越來越突出。 當距離較長時，PCB上非常薄的記錄道（如4或5密耳）將形成訊號的大衰减，就像未設計衰减的低通濾波器一樣，其衰减隨頻率新增。 背板越長，頻率越高，訊號線應越寬。 對於長度超過20英寸的背板記錄道，記錄道寬度應為10或12密耳。 通常，電路板上的關鍵訊號是時鐘訊號。 當時鐘線過長或設計不當時，它們會放大抖動並向下游傾斜，尤其是當速度新增時。 應避免多層傳輸時鐘，並且時鐘線上不應有過孔，因為過孔會新增阻抗變化和反射。 如果必須使用內層來路由時鐘，那麼上層和下層應該使用地平面來减少延遲。 當使用FPGA PLL進行設計時，功率平面上的雜訊會新增PLL抖動。 如果這很關鍵，可以為鎖相環創建一個“功率島”，它可以用於在金屬平面中使用較厚的蝕刻隔離鎖相環類比和數位電源。

對於速率高於2Gbps的訊號，必須考慮更昂貴的解決方案。 在如此高的頻率下，背板的厚度和通孔設計可能會對信號完整性產生重大影響。 當背板厚度不超過0.200英寸時，效果良好。 當在PCB上使用高速訊號時，層數應盡可能少，以限制過孔的數量。 在厚板中，連接訊號層的過孔較長，將在訊號路徑上形成傳輸線分支。 使用埋入過孔可以解决這個問題，但製造成本很高。 另一種選擇是使用低損耗電介質資料，如Rogers 4350、GETEK或ARLON。 這些資料的成本幾乎是FR4資料的兩倍，但有時這是一種選擇。 FPGA的其他設計技術提供了一些輸入/輸出位置的選擇。 在關鍵的高速SERDES設計中，可以通過保留（但不使用）相鄰的I/O引脚來隔離SERDES I/O。 例如，可以相對於SERDES Rx和Tx、VCCRX和VCCTX以及球位置保留3x3或5x5 BGA球區域。 或者，如果可能，使整個輸入/輸出組靠近SERDES。 如果設計中沒有輸入/輸出約束，這些科技可以在不新增成本的情况下帶來好處。 另一種方法是參攷FPGA製造商提供的參攷板。 大多數製造商為參攷板提供源佈局資訊，但由於專有資訊問題，可能需要特殊要求。 這些電路板通常包含標準的高速輸入/輸出介面，FPGA製造商需要這些介面來描述其設備的特性。 然而，請記住，這些電路板通常設計用於多種目的，可能不一定符合特定的設計需要。 然而，它們可以作為創建解決方案的起點。

本文摘要

當然, 本文只涉及一些基本概念. 這裡涉及的任何主題都可以在整本書中討論. 關鍵是在投入大量時間和精力進行PCB佈局設計之前，先確定目標是什麼. 佈局完成後, 重新設計可能會花費大量時間和金錢, 即使輕微調整痕迹的寬度. 你不能依賴 PCB板 佈局工程師進行符合實際需要的設計. 原理圖設計師總是在那裡提供指導, 做出明智的選擇, 並為解決方案的成功負責.