精密PCB製造、高頻PCB、高速PCB、標準PCB、多層PCB和PCB組裝。
在…上 PCB電路板,用於FPGA的同時開關雜訊分析, 今天的CMOS科技允許單個FPGA設備具有多個I/O介面. 同時, 近年來, 低功耗已開始成為高速I的主流概念/O介面. 降低功耗的有效方法是降低電壓, 電壓降低將導致I允許的較小雜訊容限/O介面. 因此, it is imperative for FPGA users to quantify system-數量 synchronous switching noise (SSN) in the context of chips, 包裝, 和PCBA. 本文系統地介紹了SSN, 重點關注FPGA輸出緩衝引起的SSN. This noise is commonly referred to as synchronous switching output noise (SSO) and is distinct from SSN due to input buffering. 介紹了系統級單點登錄產生的原因，提出了一種分層的系統級單點登錄建模方法. 它還解釋了如何將單點登錄模型與頻域和時域量測相關聯, 並介紹了幾個 PCB板 减少SSO的設計方法.
The formation mechanism of system-level SSO
A PCB板 FPGA是一個複雜的系統，可以分為包含有源電路的晶片部分, 帶有支持跟踪的嵌入式無源器件的封裝部分, 以及電路板部分，為FPGA提供與外部世界的連接 . 在此類系統中, 很難理解晶片內部的雜訊特性. 因此, 量化連接到FPGA的PCB軌跡近端和遠端的單點登錄非常有價值. There are two main factors that cause SSO: the impedance of the power distribution network (PDN) and the mutual inductive coupling between switch I/作業系統. 從系統角度來看, PDN包含晶圓級, 包級別, 以及為CMOS電路共同供電的板級組件. 當一定數量的CMOS輸出驅動電路同時接通時, 大電流將瞬間流入PDN的感應電路元件, 導致delta-I電壓降. 互連結構產生寄生電感, 例如球栅陣列封裝上的功率焊球和 PCB板. 這種快速變化的電流也會在電源之間激發徑向電磁波/接地層對, 從平面邊緣反彈 PCB板, 在權力之間產生共鳴/地平面, 引起電壓波動.
SSO的另一個重要原因是互感耦合, 尤其是在晶片封裝的邊緣/PCB板. 晶片BGA封裝上的錫球和PCB上的通孔屬於緊密耦合的多導體結構. 每個I/O焊球及其對應物 PCB板 通孔與接地錫球和其附近的接地通孔形成閉環. 當多個I的狀態/O埠同時更改, 瞬態I/O電流流過這些訊號回路. 這個瞬態I/O電流反過來會產生時變磁場，侵入相鄰的訊號環路，並誘導電壓雜訊.
單點登錄模型應該能够反映單點登錄的基本形成機制. 圖1顯示了用於預測PCB中SSO的分層模型. 在晶圓上, 所需要的是一個輸出緩衝模型，該模型以有限的複雜性在電源和訊號線上提供電流分佈. 封裝中, 為了簡單起見, 使用建模工具可以分別獲得PDN模型和訊號耦合模型, 但是，應仔細考慮PDN和訊號耦合模型之間的相互作用. 這兩個模型起到了橋樑的作用, 連接晶片封裝凸塊側的輸出緩衝模型和 PCB板-焊球側的水准模型. PCB的PDN模型通常包括電源/地平面和體積/其上的去耦電容器, 而PCB的訊號耦合模型包括緊密耦合的過孔陣列和不同訊號層上鬆散耦合的訊號軌跡 . 這兩者的交互作用 PCB板-級別模型發生在 PCB板 通過陣列, 正是從這裡，感應串擾將雜訊引入PDN模型, delta-I雜訊反過來會降低I/O訊號質量. 這種分層建模方法合理地保持了模擬精度，同時也提高了此類複雜系統的計算效率.
在以下內容中, 對於 印刷電路板 配備FPGA, 介紹了兩種基於單點登錄生成機制的减少單點登錄的基本設計方法.
1. Design method to reduce inductive coupling
The simulation results show that the inductive coupling at the chip package/PCB介面是導致SSO波形中出現高頻尖峰的罪魁禍首. 尺寸為td的訊號回路由訊號通孔和靠近它的接地通孔組成. 該回路的大小表示感應耦合的强度. I的面積越大/O干擾回路, 產生的磁場越容易侵入相鄰的受擾環路. 受擾區域I越大/O訊號回路, 越容易被別人打擾/O回路. 因此, 為了减少串擾和參數t, 應注意使用稀釋劑 PCB板設計中的s, 關鍵是我/上的作業系統 PCB板 應從較淺的訊號層選取. 同時, 設計人員可以通過縮短I之間的距離來减少串擾/O過孔和接地過孔. 設計師專業連接了一對I/O將焊盤安裝到接地層和VCCIO平面，以减少與受擾引脚和受擾引脚相對應的訊號環路面積. 在銀行1中, 引脚AF30是受干擾的引脚. 在FPGA設計中, 六個針腳W24, W29, AC25, AC32型型, AE31和AH31程式設計設定為邏輯“0”, 它們連接到 PCB板 通過過孔. 五個針腳U28, AA24型型, AA26型型, 通過程式設計將AE28和AE30設定為邏輯“1”，並連接到 PCB板. 其他68 I/O埠在10MHz下同時經歷狀態轉換, 所以它們是產生干涉的引脚. 用於比較, I/Os W24, W29, AC25, AC32, AE31, AH31, U28, AA24, AA26, 在氣缸組2中，AE28和AE30未程式設計為接地或VCCIO引脚, 但它們是空的, 另外68個我/O仍同時打開和關閉. 實驗測試表明，與氣缸組2的G30相比，氣缸組1的AF30上的地面反彈减少了17%, 功率暫降也降低了13%. 模擬結果也驗證了這種改進. 由於可程式設計接地引脚的存在縮短了干擾回路和干擾回路之間的距離d, 預計SSO的减少, 如圖2所示. 然而, 由於無法减少晶片封裝中的訊號環路面積，囙此改進受到限制.
2. Reduce PDN impedance through reasonable 設計
The impedance between VCCIO and ground pins at the interface on the PCB is an important criterion for evaluating the PDN performance of an FPGA chip. 該輸入阻抗可以通過採用有效的解耦策略和使用更薄的功率來降低/接地層對. 然而, 一種有效的方法是縮短將VCCIO焊球連接到VCCIO平面的電源過孔的長度. 而且, 縮短功率過孔也會减少其與相鄰接地過孔形成的環路, 使回路不易受到干擾I/O回路狀態變化. 因此, 設計應將VCCIO平面佈置在更靠近PCB頂層的位置.
本文提供了一個對同時開關雜訊類比的全面分析 PCB板 使用FPGA. 分析結果表明，封裝和PCB之間介面上的串擾以及封裝和PCB上的PDN阻抗分佈是SSO的兩個重要原因. 相關模型可用於幫助 PCB板 設計師减少SSO並實現更好的 PCB板 design. 文中還介紹了幾種减少SSO的方法. 其中, 合理配置訊號層，充分利用可程式設計接地/電源引脚有助於减少感應串擾 PCB板 level, 並將VCCIO佈置在 PCB板 疊加還可以降低PDN阻抗.
