PCB 기술 - CPLD용 PCB 설계 전력 관리 아키텍처

회로 기판 설계가 점점 더 복잡해짐에 따라 기존 하드웨어 / 전원 관리 아키텍처의 성능을 극한으로 끌어올리기 시작했습니다.현재 가장 일반적으로 사용되는 네 가지 보드 관리 아키텍처가 있습니다.이 모든 것이 이러한 복잡한 설계를 지원하는 데 사용될 수 있지만 설계 확장성, 워크로드 또는 비용에 대한 양보나 타협이 많거나 적습니다.

최근 다섯 번째 보드 관리 아키텍처가 등장하여 설계 작업량과 건설 비용을 크게 줄이는 동시에 현재 최고 수준의 성능, 보안 및 유연성을 제공합니다.이 문서에서는 이러한 새로운 아키텍처에 대해 살펴보고 전력 관리 기능에 대해 살펴보겠습니다.

개요

우리는 일반적으로 회로 기판을 두 가지 기능 모듈 (그림 1) 인 부하 관리 (Payload management) 와 하드웨어 관리 (hardware management) 로 나눕니다.대부분의 보드의 경우 전체 PCB 영역(데이터/컨트롤 레이어 및/또는 프로세서)의 80~90% 를 부하 기능으로 차지합니다.나머지 10~20% 는 하드웨어 관리 부분으로 하드웨어 수준의 모니터링/제어 또는 내부 관리를 수행합니다.

최근까지, 다른 아키텍처보다 확장성이 뛰어나고 BOM 비용을 절감할 수 있는 새로운 탈중심화 아키텍처가 등장했습니다.분산 아키텍처의 이점을 이해하기 위해 먼저 가장 일반적으로 사용되는 네 가지 하드웨어 관리 아키텍처의 전력 관리 기능을 구축하는 방법에 대해 논의했습니다 (그림 2-5).

제어 PLD 기반 전력 관리 아키텍처 비교

CPLD 기반 전원 관리 및 내부 관리 아키텍처에는 온보드 제어 PLD(CPLD)에 전원 관리 기능이 추가되었습니다.CPLD는 각 DC-DC 동글의 입력 전력 및 "전력 양호" 신호를 모니터링합니다.CPLD를 사용하여 타이밍 알고리즘을 구현하고,"사용"신호를 생성하여 부하 회로의 전원을 켜고, 손상이나 논리적 오류를 방지합니다.CPLD는 또한 Reset 및 Power Good 신호와 같은 논리적 신호를 생성하여 부하 구성 요소가 전원이 켜져 있을 때 작업을 시작하거나 전원이 꺼져 있을 때 작업을 중지할 수 있도록 합니다. 또한 전원 장애 또는 오류가 감지될 때 전원을 안전하게 비활성화할 수 있도록 시퀀스 생성을 담당합니다.PLD는 이벤트를 위한 솔루션을 쉽게 지원하며 다양한 장애 조합에 대해 별도의 응답을 제공합니다.

CPLD 기반 하드웨어 관리 시스템으로 전력 관리 및 내부 관리 기능 제공

이러한 유형의 설계의 경우 모든 전원 시퀀스, 보호 및 제어 기능은 일반적으로 VHDL 또는 Verilog로 작성되는 CPLD를 사용합니다.

이점:

– 낮은 비용

ª 직관적인 아키텍처를 통해 CPLD의 타이밍 논리를 새로운 애플리케이션에 맞게 쉽게 조정

– 설계 환경(일반적인 Verilog)을 사용하여 설계 구현

– 이벤트 지향 아키텍처는 다양한 장애에 대해 유연하게 대응할 수 있습니다.

단점:

– 전원 공급 장치당 2 개의 신호 채널이 필요하기 때문에 더 크고 복잡한 설계가 CPLD I/O 포트 및 보드 정체에 직면하기 시작했습니다.

ª Power Good 테스트가 정확하지 않음(일반적으로 8~20% 오류 발생) 전원 전압을 모니터링할 수 없는 추세로 인해 안정성이 저하됨

– 자동 측정 기능 추가(power Good 신호가 아닌 실제 전원 전압 모니터링), 보드의 비용과 복잡성을 증가시키는 A/D 동글 추가해야 함

– 필요한 기능을 구축하려면 보드 수준의 엔지니어 (디지털 회로 경험) 가 필요합니다.대부분의 경우 이러한 유형의 엔지니어는 전원 공급 장치 전문가가 아닙니다.

전원 관리 IC를 사용하여 전원 관리 설정, CPLD를 사용한 내부 관리

이러한 기능이 분리된 아키텍처에서 전원 관리 IC는 회로 기판의 DC-DC 동글을 모니터링하고 정렬합니다.전원 관리 IC는 전원의 전압을 직접 모니터링할 수 있기 때문에 미세 조정 및 여유 기능도 수행할 수 있습니다.CPLD는 전원 공급 장치의 양호한 상태를 사용하여 필요한 제어, 상태 및 내부 신호를 생성합니다.

이러한 설계는 일반적으로 GUI 기반 구성 도구를 사용하여 전력 관리 IC 기능을 정의하고 CPLD 논리는 VHDL 또는 Verilog를 사용하여 정의합니다.

이점:

ª 전원 관리 IC에서 실행할 수 있는 활성화 기능으로 인해 CPLD I/O 수 감소

– 슬레이트 공간이 더 넓어 단순화된 레이아웃과 PCB 레이어 감소

– 전원 공급 장치 전압을 직접 모니터링하여 전원 관리 IC는 전체 시스템 상태 정보를 보다 정확하게 파악하고 시스템 안정성을 향상시킵니다.

단점:

– 전원 관리 IC는 특히 여러 구성 요소가 필요할 때 BOM 비용을 증가시킵니다.

– 이 아키텍처는 이벤트에 대한 응답을 제공하지만 두 개 이상의 전력 관리 IC를 배포할 경우 설계 복잡성 증가

– 더욱 복잡한 설계를 위해 시퀀스를 조정하는 것은 더욱 어려워집니다. 특히 여러 전력 관리 IC의 기능을 구분할 때

– 설계 프로세스에는 다양한 도구(GUI+VHDL/Verilog)가 필요하기 때문에 여러 명의 엔지니어가 필요할 수 있으므로 설계 위험 증가

CPLD를 사용하여 내부 관리를 수행하고 PMBus는 MCU 기반 전원 관리 기능을 수행합니다.이 아키텍처는 마이크로컨트롤러(MCU)를 사용하여 DPOL(디지털 제어 로드 포인트)의 전력 시퀀스를 제어합니다.MCU에서 전원 관리 버스(PMBus)를 사용하여 DPOL PMBus를 관리하는 것은 I2C 버스 기반의 이중 통신 프로토콜입니다.CPLD는 차량용 내부 관리 기능을 담당하며 아날로그 제어 인터페이스(APOL)를 통해 모든 로드 포인트 DC-DC 동글을 제어합니다.소프트웨어 설계를 단순화하기 위해 대부분의 MCU 기반 전력 관리 설계는 시간 순서 체계를 사용합니다.

소프트웨어 기반 전력 관리의 또 다른 잠재적인 단점은 장애 응답 시간이 길어야 한다는 점입니다 (일반적으로 10~15ms, CPLD는 마이크로초).더 빠른 응답 시간 (또는 이벤트 지향 시퀀스) 이 필요한 일부 장애에 대해 CPLD 를 두 번째 보호 조치로 추가할 수 있습니다.

소프트웨어 기반 전력 관리를 위해서는 VHDL 또는 Verilog의 MCU 소프트웨어 및 CPLD 설계가 필요합니다.

이점:

– 설계 조정 용이 (시간 기반 제품군에만 적용)

– 풍부한 소프트웨어 개발 도구를 통해 MCU 기반 솔루션을 보다 빠르고 쉽게 디버깅할 수 있습니다.

– 펌웨어를 업그레이드하여 설계를 빠르게 변경

– 단순화된 PCB 설계 DPOL 주변 케이블 추가

단점:

– 더 비싼 BOM 비용

– 이벤트에 대한 시퀀스 요구 사항에 따라 설계를 조정하기 어려움

ª 다양한 설계 도구 필요(Verilog/VVHDL+ 소프트웨어)

요약

PCB급 시스템 설계의 복잡성이 증가함에 따라 설계 작업량과 BOM 비용에서 하드웨어 관리 시스템이 차지하는 비율이 점점 커지고 있습니다.CPLD 및 POL 전원 공급 장치를 사용하여 관리 기능의 일부 또는 전부를 구현하면 이러한 추세로 인한 어려움을 완화할 수 있지만 이때 비용이 걸림돌이 되었습니다.이제 분산 하드웨어 관리 아키텍처를 사용할 수 있으며 CPLD는 3선 직렬 링크를 통해 저렴한 센싱 구성 요소에 연결할 수 있습니다.설계의 복잡성, PCB 공간 요구 사항 및 BOM 비용 절감 외에도 다양한 아날로그 및 디지털 엔지니어 도구를 사용하여 아키텍처를 구축할 수 있습니다.