PCB技術 - 高速回路 基板Kunshan PCB設計技術

回路 基板設計回路の周波数は高い.ディジタル論理回路の周波数が50メガヘルツに達した場合、または、それが一般に考えられる, そして、この周波数で動作する回路は1.3を超える/システム全体のそれは 高速回路 このような高周波数で動作するシステムのシステムクロックのような少数の信号しかない, まだ所属していません高速回路.

図1

設計回路のデジタル信号は速く跳躍する.通常、デジタル信号の立ち上がり又は立ち下がり時間が信号周期の5 %未満であることに合意される, それは高速回路 基板.

図1の信号線の波形図である高速回路,これは、回路内のこの信号線に流れる電流の実際の状況を示す. 図中の多重信号波形は、信号ラインが多くの異なる構成要素のピンに接続されているためである, したがって、複数の信号が重畳される.

信号の底と上部が異なる程度の利点を持っているのは、図から見るのが難しくありません, 不規則振動, 予想範囲内の遅延, etc. これらの現象は一般に低速では現れないぐるりと回ってデザイン,システムの回路速度が増加するにつれて, 上記の問題は続く. したがって, のデザイン高速回路 低速回路の設計ほど簡単ではない. 上記の状況の発生を避けて、減らすために、新しい知識と新しい考えを加えなければなりません. その他の文書について, 私には以下のような配慮があります 高速回路 デザイン.

タイミング調整の考慮事項

今日の電子製品の多くは100 MHz以上の周波数で動作しており、RAMのような, CPU、FPGA、ASIC，とランダム論理. これらのすべては、強いタイミング要件を備えた装置である. それらの間のタイミング調整が指定された要件を満たさないならば, システム作業障害の原因は簡単です, だから、考慮すべき問題 高速回路 設計はタイミング調整問題であるべきである.

タイミング調整は主に反映されます：信号のセットアップ時間とホールド時間は標準に違反します, 小さなパルス幅は要件を満たさない, そして、システムの多相クロックにより引き起こされる位相オーバーラップ. イン高速回路設計,信号周期は一般にNS. この時に, クロック信号とデータ信号との間の正確な調整を確実にすることは容易ではない.加えて, デバイス自体に多かれ少なかれ様々な種類のデバイスがある. パラメータドリフト,分散, など.異なるタイミング信号間の相互調整を達成することをより困難にする. 上記の観点から, のデザイン高速回路まず設計前の機能シミュレーション検証を考えるべきである, 理論的に慎重に各信号が期待される指標を満たすかどうかを分析する. つ目は、順序回路内の各デバイスが自身のタイミング要件を満たしているかどうかをチェックすることである. 全てのデバイスについて, 高周波試験装置は、装置自体の様々なパラメータを注意深くチェックし、確認するために使用されるべきである.

シグナルインテグリティの考慮

いずれにしても回路設計, 後のシステムの各シグナルの整合性 ぐるりと回ってデザイン 完了, すなわちSI（Signal Integrity、信号整合性）、信号品質. これはさらに重要です 高速回路 デザイン. 事前に完全に考慮されないならば, これは、システム内の各信号の品質に深刻な損傷を引き起こすのは簡単です, または信号の整合性を簡単に破壊されます. 次の状況は、シグナルの完全性に影響を与える宣言です 高速回路 せっけい

信号間クロストーク

直列巻線の形式を図2に示す。交流が信号線を通過するとき, 交流磁界が発生する, そして、交番磁界中のワイヤはある電圧信号を誘導する. このように, 隣接する信号線に関連電圧信号が誘導される, 2つの信号線を互いに影響させる, これは、ワイヤの信号の品質を低下させる. 信号線間の交差巻線の大きさは主に磁場の変化率に依存する（通常、駆動信号の立ち上がりエッジと立ち下がりエッジの変化規則によって決定される）、周辺媒質の誘電特性, 配線間距離.