PCBニュース - ハードウェアレイアウトの経験

クロックラインルーティング

（( 1 )）表面層又は配線長上のクロック配線は＜( 5 )00 mil（臨界クロック表面層配線＝＜( 2 )00ミル）でないそして、リフローのために完全なグランドプレーンを使用しなければならない。そして、ブリッジは交差していなかったかまたは交差していなかった。

他の配線は、水晶発振器の最上部層およびクロック駆動回路領域を通過しない（これを満たすのは難しい）。

( 3 ) .信号線の周囲の他の信号線を避け、必要に応じて3 Wの原理を満たします( 2行間の中心距離は線幅の3倍です)。これは、データ線またはアドレス線をレイアウトするとき、一般に考慮されない。そして、タイミング（等しい長さ）に集中してください。

可能な場合、パワー層は20 Hの原理を満たすべきである。すなわち、パワー層境界は、接地境界に対して内側の収縮板の厚さの20倍である。

** 20 Hルール：パワー層と接地層との間の電界が変化しているので、電磁干渉が基板の端部から外側に放射される。それはエッジ効果と呼ばれます。電力層は、接地層内でのみ電界を流すように後退させることができる。h（膜と接地との間の媒体の厚さ）を単位として、収縮が20 hの場合、電界の70 %は接地端部に閉じ込めることができる収縮が100 hであれば、電界の98 %を閉じ込めることができる。

異なる周波数の時計間の3 W原理を満たす

* 3 Wルール：線間の干渉を減らすために、線間隔は十分大きくなければなりません。線幅が線幅の3倍以上である場合には、3 Wルールと呼ばれる相互干渉なしに電界の70 %を維持することができる。電場の98 %を互いに干渉しないで達成したいなら、あなたは10 Wルールを使用することができます。

（6）クロック信号層が変化し、還流基準面も変化すると、通常、クロックライン層を介してグランドホールが配置される。

（7）クロック配線とI／Oインターフェースとハンドルバー＞1000 milの間の距離。

（8）クロックラインと隣接する平面配線の同長は＜1000ミルである。

9 .多負荷時計構造は可能な限り星形にすべきである。実際の実装では，多荷重点の中心に歩行する場合，等長分岐法が一般的に用いられる。

SDRAM配線ではSDCLKの長さとデータの差は＜800 milである。

（11）ストリップライン（中間層配線）の代表的な伝送速度は180 ps／インチ、マイクロストリップライン（表面配線）は140 ps／インチである。

インタフェース配線要件

1 .差動配線規則：並列および等間隔、同じ層、等長。

2 .インタフェーストランスとインタフェースコネクタとの間のネットワーク長は1000 mil以下である。

3 .セグメンテーションの向こう側のリセット線にブリッジする処置を加えてください。

インターフェース回路の配線は、保護の原理に従うべきであり、後にフィルタリングする。

インターフェーストランス及びオプトカプラ等の一次及び二次分離成分は互いに分離されており、隣接する平面のような結合経路はなく、対応する基準面へのアイソレーション幅は100 milより大きい。

板積み

コンポーネント層の隣接する層は、接地層であり、固定層配線層のデバイスシールド層と基準面とを提供する。

2 .全ての信号層は、接地面に可能な限り近接している。

3 .直接隣接する2つの信号層を避けるようにしてください。

主電源は、できるだけ近い。

（5）積層構造の対称性を考慮する。

その他の配線注意点

電力層と接地層との間のEMC環境は悪いので、干渉に敏感な信号を配置することを避ける。

信号線は直角でなければならない。

3 .配線をできるだけプレーンに近づけ、クロスセグメンテーションを避ける。セグメントを横断する必要があるか、または電源グランドプレーンに近くない場合、これらの条件は低速信号線にのみ存在する。

PCB設計技術に関する質問

EMC試験では、クロック信号の高調波が基準を超えて非常に深刻であることを見出した。電磁波放射を抑制するためのPCB設計における留意点

EMCの3つの要素は放射線源、送電線、被害者である。伝搬経路は空間放射伝搬とケーブル伝導に分けられる。したがって、高調波を抑制するために、最初に、それが広がる方法を見ます。電源分離は伝導モードの伝搬を解決することである。また、必要なマッチングやシールドも必要である。

2 .複数の(最大4 , 5 )デバイス(フラッシュ, SDRAM ,その他の周辺機器)をドライブするためのグループ(アドレス、データ、コマンド)についてPCB配線時にどの方法を使用しますか？

信号の完全性に対する配線トポロジーの影響は主に各ノードの信号到達時間に反映され、同時に反射信号もあるノードに到達し、信号品質が劣化する。一般に、スター・トポロジーにおいて、より良い信号品質を成し遂げるために一貫して信号伝送および反射遅延を作るために、同じ長さのいくつかのスタブを制御することができます。

トポロジーを使用する前に，信号トポロジーノードの状況，実際の動作原理と配線困難を考慮する必要がある。異なるバッファは信号反射に矛盾した影響を及ぼすので、STARトポロジはフラッシュとSDRAMに接続しているデータアドレスバスの遅延を解決することができません、そして、このようにシグナルの品質を確実にすることができません;一方、DSPとSDRAMとの通信のための一般的な高速信号は、フラッシュローディングの速度が高くないため、高速シミュレーションでは、実際の高速信号が効果的に働くノードでの波形を確実に確保する必要がある。スタートポロジーをデイジーチェーンと他のトポロジーと比較した。すなわち、多くのデータアドレス信号がスター・トポロジを使用する場合、配線はより困難である。

3. イン <エー href="エー_href_0" tエーrget="_blエーnk">PCB設計, the グラウンド ワイヤー is 通常 分かれた インto 保護 グラウンド エーnd シグナル グラウンド; パワー グラウンド is 分かれた インto デジタル グラウンド エーnd アナログ グラウンド. なぜ should the グラウンド ワイヤー ビー 分かれた?

グランドを分割する目的は、主にEMCの考慮事項であり、電源とグランドのデジタル部分のノイズが他の信号、特に伝導経路を通るアナログ信号と干渉することが懸念される。信号と保護地の分割に関しては，emcにおけるesd放電の考慮は，我々の生活における雷電接地の役割に類似しているからである。どのようにそれを分割しても、最後に1つの土地だけです。ノイズの発生方法が異なっているだけです。

4 .クロックを作るとき、両側に接地線シールドを加える必要がありますか？

シールド接地線を追加するかどうかは、ボード上のクロストーク/ 恵美の状況によって異なり、シールド接地線がうまく処理されない場合は、状況を悪化させる可能性があります。

パワーPPCBで4層ボードのレイヤーを設定するには？

レイヤー定義を設定できます

1面+コンポーネント（トップルート）

2：カム面又はスプリット／ミックス（GND）

3：カム面又はスプリット／ミックス（パワー）

4平面なし+コンポーネント（片面コンポーネントが平面+ルートとして定義できない場合）

SDRAM原理設計とレイアウト規則

従来のSDRAMインタフェース回路と比較した。登録されたSdエーrm回路は、回路電気パラメータに対して比較的緩やかな設計制約を有し、基本的には、制御中に主制御チップの駆動能力を考慮する必要はないしかし、登録されたSDRAMもまた、高速インターフェース回路であるので、回路設計は、回路の信頼性および安定性を確実にするために、特定の規則に従うべきである。

原理設計ルール

1）各チップのクロック入力端に位相調整用コンデンサを設計し、容量値を10 pFとすることができ、測定データに応じて調整することができる。

（2）各SDRAMチップのデータピンには、それぞれ対応する抵抗器が接続されている。整合抵抗値はL 0・・・・・・に設定することができる。

（3）各ラッチチップのラッチクロックは、クロック伸長回路の異なる出力クロックを採用する。

（4）各SDRAMチップの入力クロックは、クロック伸長回路の出力クロックが異なる。

クロック拡張チップのクロック出力ピンは、マッチング抵抗器を直列に接続するように設計されている。整合抵抗値はL 0・・・・・・に設定することができる。

ラッチチップの出力端子は、マッチング抵抗に直列に接続される。一致する抵抗値は、ロー・アングルに設定することができる。

配線規則

1 . SDRAMデータライン：MPC 824 Lから同じSDRAMチップへのデータ信号配線は、等しい長さで制御する必要があり、その長さは、±±5 %以内に制御される。

SDRAMアドレス／制御線：同じSDRAMにチップをラッチする

チップのアドレス／制御信号配線は，等しい長さで制御する必要があり，長さの誤差は±±5 %以内で制御される。

（3）クロック拡張回路からラッチチップに出力される2ウェイラッチクロック、及びその配線を等長で制御する必要があり、長さ±L . 27 mm以内で長さ誤差を制御する。

SDRAMチップへのクロック伸長回路から出力される4チャンネルクロックは、等しい長さの制御を必要とし、長さ誤差はL±L . 27 mmで制御される。

（5）ラッチチップからSDRAMチップへのアドレス／コントロール信号の長さは、クロック伸長回路から対応するSDRAMチップへのクロックトレースの長さと基本的に同じであり、長さ±5 %以内で制御される。

クロック延長回路フィードバッククロックトレースの長さは、基本的には、SDRAMチップへのクロック伸長回路の平均トレース長と同じ長さであり、長さ±10 %以内で制御される。

MPC 824 LとSDRAMチップとの間のデータ線、アドレス線、制御線およびクロック線の長さは基本的に同じ長さであり、長さの誤差は10 %以内で制御される。

( 3 )レイアウト規則

（1）全ての位相調整用コンデンサは、受信端に近接して配置される。

すべてのクロック直列マッチング抵抗器は、送信機の近くに配置される。

SDRAMチップのデータピンの直列整合抵抗はSDRAMチップに近い。

（4）ラッチチップの出力端子の直列整合抵抗を出力端子に近づける。

その他のデザインルール

1つの配線はインピーダンスによって制御されなければならない。すなわち、シングルエンドのワイヤは50Ωインピーダンスで制御される。

チップの電源ピンは、デカップリングコンデンサを備えていなければならず、キャパシタンス値は原則として0.1・1／4 Fであり、各パワーピンはデカップリングコンデンサで設計され、可能な限り電力ピンに近接して配置されなければならない。

完全な層と電力層は、少なくとも完全な層を確保する必要があります。

4 .クロック信号は、恵美を減少させるためにできるだけ内側の層に行く。

( 5 ) PCB設計のデバッグ

上記の規則に従って設計されるハードウェア回路は、通常、100 メガヘルツのSDRAMクロックの下で安定した動作を達成するために位相調整コンデンサ値をわずかに調整するだけでよい。位相調整コンデンサ値の範囲は通常5〜15 pFである。タイミングパラメータのマージンが十分であれば、位相調整コンデンサは溶接されない

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