Perché i PCB ad alta velocità hanno bisogno di cavi di pari lunghezza? La finestra efficace di creazione e manutenzione dei segnali ad alta velocità è relativamente piccola. Per mantenere i dati e i segnali di controllo all'interno della finestra effettiva, la differenza di lunghezza della traccia tra dati, orologio o dati e tra segnali di controllo è molto piccola. La deviazione specifica ammissibile può essere ottenuta calcolando il ritardo temporale. Infatti, in generale, i segnali logici sequenziali devono soddisfare il tempo di setup e il tempo di attesa e avere un certo margine. Finché questa condizione è soddisfatta, il segnale potrebbe non essere strettamente uguale in lunghezza. Tuttavia, la situazione attuale è che per i segnali ad alta velocità (come DDR2, DDR3, FSB), è impossibile sapere se la tempistica soddisfa i requisiti di tempo di installazione e di attesa durante la progettazione (ci sono troppi fattori che influenzano, tra cui il cablaggio interno e la capacità del chip). La differenza di ritardo causata dal carico deve essere considerata, è difficile stimare il valore effettivo attraverso il calcolo), un dispositivo di ritardo controllabile deve essere impostato all'interno del chip (il ritardo è controllato dal registro), e quindi il valore del registro viene scansionato per provare vari ritardi. E osservando il segnale (guardare direttamente la forma d'onda e misurare il tempo di installazione e di attesa) per determinare il valore di ritardo per soddisfare i requisiti di tempo di installazione e di attesa. Tuttavia, lo stesso tipo di segnale è generalmente osservato solo per una o alcune linee di segnale. Per far sì che tutti i segnali soddisfino i requisiti di temporizzazione, è necessario specificare che lo stesso tipo di linee di segnale sono tutte rigorosamente uguali in lunghezza.
Quanto sopra è un segnale parallelo ad alta velocità. Per i segnali seriali ad alta velocità, se sono segnati, anche l'orologio e i dati seriali devono soddisfare i requisiti di setup e hold time, quindi anche la lunghezza deve essere controllata. Sebbene alcuni segnali seriali ad alta velocità abbiano un orologio, questo orologio non viene utilizzato per bloccare i dati ma un orologio di riferimento con una frequenza inferiore. Quindi la distorsione dei dati e dell'orologio e dei dati tra più canali può essere molto più allentata, e non c'è bisogno di aspettare rigorosamente. Lungo, perché il chip ricevente può trovare correttamente il bit iniziale di ogni canale e utilizzare la moltiplicazione di frequenza PLL e lo spostamento di fase per bloccare i dati. Ad esempio, per i segnali TMDS, le coppie differenziali di dati seriali devono essere rigorosamente uguali in lunghezza, ma la distorsione tra i dati è rilassata al +/-20% del ciclo di clock. Tuttavia, al fine di evitare problemi inutili, in generale, i segnali seriali come TMDS e PCI-E devono avere lunghezze uguali tra i canali, ma la deviazione consentita può essere relativamente grande, come 200ps o più.
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