Leiterplattentechnisch - Fokus auf Signalintegrität in komplexen Designs

Zusammenfassung: Im SoC-Design wird die Kopplung zwischen Signalen zu Problemen der Signalintegrität führen. Das Ignorieren der Signalintegritätsprobleme kann zu Übersprechen zwischen Signalen führen, und Zuverlässigkeit, Herstellbarkeit und Systemleistung werden ebenfalls reduziert. Dieser Artikel beschreibt in ASIC Das Verfahren zur Lösung des Signalintegritätsproblems im Chipdesign.

Für das Design von ASIC (application specific integrated circuit) wird durch den Einsatz von Standardzellen, kürzeren Entwicklungszyklen und lockereren Schutzzonen zwischen den Zellen die Leistung der Standardzellen verschwendet. Der Schlüssel zum High-End-ASIC-Chipdesign besteht daher darin, sicherzustellen, dass Hochleistungschips in kurzer Entwicklungszeit geliefert werden.

Mit der Entwicklung der Verfahrenstechnik ist die Wahrscheinlichkeit, Signalübersprache zu verursachen, gestiegen. Die Anzahl der Metallverdrahtungsschichten nimmt weiter zu: von 4 oder 5 Schichten im 0,35um Prozess bis zu mehr als 7 Metallverdrahtungsschichten im 0,13um Prozess. Wenn die Anzahl der Verdrahtungsschichten zunimmt, steigt auch die angrenzende Kanalkapazität. Darüber hinaus erfordert der rasante Anstieg der Anzahl der Schaltungstore in aktuellen komplexen Konstruktionen mehr und längere Verbindungsleitungen. Der Widerstand auf den langen Drähten wird zunehmen, und dünnere und dünnere Metalldrähte erhöhen auch den Widerstand aufgrund der Abnahme des Querschnitts der Verbindungsdrähte. Selbst wenn der vorhandene Kupferdrahtverbindungsprozess verwendet wird, kann dieses Problem nicht gelöst werden, sondern verzögert nur die Zeit zur Lösung des Widerstandsproblems.

Offensichtlich dominiert der Einfluss zwischen diesen benachbarten Signalleitungen Designentscheidungen und erfordert ein anderes und genaueres Modell als in der Vergangenheit. Der Einfluss eines Signals auf ein anderes hängt mit der relativen Phase zwischen den Signalen zusammen. Bei Signalen mit derselben Phase wird ein Opfer-Netzwerk mit einem kleinen Empfänger und Sender, der an eine 0,5mm lange Signalleitung angeschlossen ist, um 30%. Für 1mm lange Signalleitungen wird das Opfer-Netzwerk um 40%.beschleunigt Bei Signalen mit entgegengesetzten Phasen verlangsamt sich ein Opfer-Netzwerk mit einem kleinen Empfänger und Sender, der an eine 0,5mm lange Signalleitung angeschlossen ist, um 70%. Wenn die Signalleitungslänge 1mm ist, verlangsamt sich das Signal um mehr als 100%.

Eine Möglichkeit, das Signal-Übersprechenproblem zu lösen, besteht darin, den Abstand zwischen Metallsignalleitungen zu erhöhen. Durch Verdoppeln des Signalleitungsabstandes kann das Signal-Übersprechen auf der 0,5mm Signalleitung von 70% auf 20%. Die Störung auf langen Signalleitungen (1mm Signalleitungen) wird ebenfalls von 100% auf 40%. Das Übersprechen zwischen den Signalen existiert jedoch immer noch, und das Verfahren zur Verringerung des Übersprechens zwischen den Signalen durch Verdoppeln des Metallleitungsabstandes vergrößert den Chipbereich und erhöht die Schwierigkeit der Verdrahtung.

Abschirmungsmaßnahmen ergreifen

Eine andere Möglichkeit, die oben genannten Probleme zu lösen, ist Abschirmungsmaßnahmen zu ergreifen. Fügen Sie Strom- oder Erdungskabel auf beiden Seiten des Signaldrahts hinzu, und Signal Übersprechen wird stark reduziert. Das Hinzufügen von Abschirmungsmaßnahmen zum System erfordert auch, dass alle Komponenten einen guten Bypass haben, und gleichzeitig sollte sichergestellt werden, dass Stromversorgung und Masse so "sauber" wie möglich sind. Tatsächlich ist diese Lösung aus Flächensicht schlechter als die Methode zur Verdoppelung des Metalllinienabstandes. Dies liegt daran, dass in diesem Fall der Signalleitungsabstand 4-mal der minimale Leitungsabstand ist, so dass diese Art von Masse Die Methode des Leitungsabstands erhöht die Komplexität der Verkabelung um eine Größenordnung.

Allerdings kann das Abschirmverfahren für einige Signalleitungen geeigneter sein. Zum Beispiel hat die Taktleitung eine sehr hohe Geschwindigkeit und die größten Treiber und Puffer sind an solche Signalleitungen angeschlossen. Phasengesperrte Loop-Technologie kann die zusätzliche Signalverzögerung auf Treiber und Puffer kompensieren. Das richtige Layout stellt sicher, dass eine isolierte Umgebung rund um das Taktsignal gebildet wird, wodurch die Interferenz des Taktsignals zum Datensignal minimiert wird.

Bei dieser Methode verwenden Konstrukteure Extraktions- und Analysewerkzeuge, um Bereiche zu erkennen, die anfällig für Signalintegritätsprobleme sind, und dann einige von ihnen auszuwählen und die Probleme in diesem Bereich zu lösen. Sind die problematischen Signalleitungen voneinander isoliert, kann eine Umverdrahtung das Problem lösen. Der einfachere Ansatz besteht darin, die Größe des Laufwerks zu ändern und dem Opfer-Netzwerk einen Puffer hinzuzufügen.

Der Logiksyntheseprozess wählt immer den passenden Treiber basierend auf dem ungefähren geschätzten Wert der Online-Last aus. Generell wählt die Logiksynthese immer einen stärkeren Treiber, um eine Überkompensation der erwarteten Last zu erreichen. Allerdings ist die Last tatsächlich unbekannt, bevor der physikalische Entwurf abgeschlossen ist, und die tatsächliche Last kann von -70% bis +200% im Vergleich zur erwarteten Belastungssituation variieren. Der schlimmste Fall kann sein, dass einem Kurzzeitfahrer mit zu großer Last ein leicht belasteter Langzeitfahrer folgt. Eine Lösung für das Treiberproblem ist die Verwendung eines Puffers, um lange Linien zu teilen. Dies kann die Länge der Leitung und die Kopplungskapazität verringern, und es kann auch die Last auf den Eingang des Puffers auf das Niveau einer einzelnen Last reduzieren. Diese Technologie stellt sicher, dass geringfügige Änderungen im Pufferplatzierungs- und Routingprozess vorgenommen werden, um die Umsetzung der Bottom-Level-Planung und -Optimierung zu gewährleisten. Das Hinzufügen eines statischen Timing-Analyseschritts zum Designfluss kann Rausch- und Verzögerungsprobleme behandeln. Ziel ist es, die Schritte zur Lösung von Übersprechen und Timing in einem Fluss zu integrieren. Zuerst extrahieren diese Tools die parasitären Parameter nach Platzierung und Routing. Zweitens wird nach dem extrahierten Lastmodell die Signalverzögerung ohne Berücksichtigung von Übersprecheffekten berechnet. Diese extrahierten Verzögerungen werden dann im Design markiert und statische Timing Analyse Tools werden verwendet, um falsche Timing zu bestimmen. Nach der ersten Annäherung des Zeitfensters fügt der Konstrukteur die Verzögerung aufgrund von Übersprechen hinzu und prüft, ob das Zeitfenster das zugewiesene Zeitfenster überschreitet. Der komplette Designfluss erfordert drei statische Timing-Analysen.

Zuverlässigkeit und Herstellbarkeit

Der Trend in der Branche ist heute, dass die Anzahl der Chipgates weiter zunimmt und die Leistung des Chips auch verbessert wird, wenn die Feature-Größe schrumpft. Moores Theorem besagt, dass sich die Taktgeschwindigkeit und die Anzahl der Schaltungstore alle 18 Monate verdoppeln. Um die sichere Arbeitsgrenze in der Auslegung aufrechtzuerhalten, erfordert die kontinuierliche Weiterentwicklung der Verfahrenstechnik, dass die Versorgungsspannung entsprechend reduziert werden muss. Gleichzeitig sinkt auch der Stromverbrauch an jedem Schaltungstor. Die Abnahme der Stromversorgungsspannung und die Abnahme des Stromverbrauchs an jedem Tor können immer nicht mit der Zunahme der Anzahl der Tore und der Zunahme der Taktfrequenz mithalten.

Beispielsweise hat ein Hochleistungsprozessor in einer neuen Generation der Prozesstechnik einen geplanten Stromverbrauch von 300W unter der Bedingung einer 1,8V Netzspannung. Die durchschnittliche Größe der ASIC-Chips erreicht 34 Millionen Tore, und die Taktfrequenz überschreitet 450MHz. Der Stromversorgungsstrom von ASIC-Chips der nächsten Generation wird viel höher sein als der von bestehenden Chips. Verglichen mit dem gleichen ASIC-Design im 0.35um-Prozess, überschreitet der Stromverbrauch des 0.18um ASIC-Chips das 6-Mal, und die Stromintensität überschreitet 10-mal.

Die Zunahme von Stromverbrauch und Strom wird die Migration von Elektronen verursachen. Aufgrund des Stromflusses wird es in unidirektionalen Hochleistungsnetzen Metallmigration geben, insbesondere wenn der Strom durch die Biegung der Signalleitung oder in einen kleinen Raum fließt. Auch das Selbsterhitzungsphänomen bei hohem Widerstand der Signalleitung, durch die der bidirektionale Strom fließt, kann Migrationsprobleme verursachen.

Das Schrumpfen der Chipmerkmalgröße erfordert auch eine entsprechende Verringerung der Größe des Gateoxidbereichs. Der Hochpotentialbereich im Schaltkreis kann Elektronen im Gate-Oxid-Bereich einfangen. Die Zerstörung der Oxidationszone und die daraus resultierende Änderung der entsprechenden Gate-Schwelle ist ein kumulativer Prozess, der mit der Schaltfrequenz in Zusammenhang steht und von der Signalumwandlungsrate abhängt.

Wird die Schaltfrequenz unterhalb einer sicheren Grenze gehalten, kann die normale Lebensdauer des Gerätes vorhergesagt werden. Die Herausforderung besteht jedoch darin, eine neue Methode zu entwickeln, um den thermischen Elektroneneffekt entsprechend der Frequenz oder Konversionsrate oberhalb der Sicherheitsgrenze zu steuern. Der Anwender muss diese Effekte vollständig charakterisieren. Zunächst müssen sie die transienten Bedingungen der internen Standardzellenschaltung simulieren. Anschließend müssen sie die Simulationsergebnisse unter der Stromdichtebegrenzung mit den Testergebnissen der tatsächlichen Siliziumwaferstruktur vergleichen. Schließlich müssen sie ein Gerätemodell erstellen, das die tatsächliche Geräte- und Prozesstechnologie genau widerspiegelt.

Die Schaltungsanalyse folgt einer Reihe von verschiedenen Methoden, und alle diese Methoden erfordern die Berechnung der tatsächlichen Schaltfrequenz. Eine Möglichkeit, das Problem zu lösen, besteht darin, das genaue Ansprechen aller Schaltkreise basierend auf dem charakteristischen Modell zu simulieren. Ein weiterer Ansatz besteht darin, ein probabilistisches Modell zu entwickeln, um das tatsächliche Verhalten in der Siliziumstruktur nahe zu bringen.

Um die Probleme im Zusammenhang mit Metallmigration und Heißelektroneninjektion zu lösen, besteht die erste Methode darin, Puffer auf langen Drähten einzusetzen, die normalerweise höhere Ströme und schnellere Signalschaltgeschwindigkeiten haben. Es sollte betont werden, dass, wenn die Puffergeschwindigkeit gerade niedriger als der Treiber ist, diese Methode die Lastkapazität auf der Signalleitung verringern und die Signalumwandlungsrate verringern kann. Eine weitere mögliche Lösung ist der Wechsel der Treiber- und Empfängereinheiten.

Antenneneffekt und Rauschen

Der Plasmaätzprozess auf der Metallschicht zwingt die Ladung, sich am Gate des IC anzuhäufen. Das Verhältnis der immer kleineren Gate-Fläche zur immer größer werdenden Länge der Verbindungssignalleitung führt zu kapazitivem Teildruck, der das Gerät weiter beschädigen wird, was ein kumulativer Prozess ist. Die grundlegende Methode, um diesen Antenneneffekt zu minimieren, besteht darin, das Verhältnis der Fläche der Metallfläche zum Umfang zu begrenzen und das Verhältnis der Fläche der Rasterfläche zum Umfang zu begrenzen. Die Annahme solcher Regeln kann den Prozess der Ladungsakkumulation und -übertragung verringern.

Eine weitere alternative Strategie ist die Verwendung eines Verdrahtungswerkzeugs, das auf Antennenkompensationsregeln beruht. Auf diese Weise kann der Antennenstrom verhindert oder minimiert werden, aber die Kosten dieser Methode sind, dass die Chipfläche größer ist. Eine weitere mögliche Methode besteht darin, eine lange Antenne mit dem Diffusionsbereich zu verbinden und den Diffusionswiderstand zu verwenden, um die Ladung auf andere Bereiche (wie das Substrat) zu übertragen. Schließlich kann das Einfügen eines Puffers auch die Länge der Leitung verringern und einen Diffusionswiderstand (P-Typ oder N-Typ Ausgangstransistorkanal) als Widerstandspfad zur Stromversorgung oder Masse einfügen.

Der Anstieg des Stromverbrauchs und des Stromversorgungsstroms bringt auch andere Probleme mit sich. Große Ströme führen zu einem Spannungsabfall an der Stromversorgungsleitung. Wenn der Strom also durch ein Nichtnull-Widerstandsnetzwerk fließt, wird ein IR-Spannungsabfall erzeugt, wodurch die Spannung reduziert wird, die das Gate erreicht. Die Methode zur Verringerung des Widerstands auf dem Stromversorgungsnetz wird durch Chipbereich und Verdrahtungsüberlastung eingeschränkt. Die Extraktion und Analyse in der physikalischen Verifikationsstufe erfordert einen komplexen Vollchip-Simulations- und Analyseprozess, der die Simulation und Analyse transienter Prozesse, Induktivitäts- und Kapazitätseffekte umfasst.

Nachdem die Platzierung und das Routing abgeschlossen sind, gibt es jedoch wenig oder keine Möglichkeit, die oben genannten Probleme zu lösen, so dass die Situation schlechter wird. Der beste Weg, das Problem des Stromverbrauchs zu lösen, ist die Durchführung ernsthafter Forschung zu Entwurfsplanungs- und Umsetzungsstrategien in der frühen Phase des Entwurfs und sogar in der RTL-Entwurfsphase. Die hochpräzise Leistungsanalyse von RTL muss mit logischen und physikalischen Implementierungen verknüpft werden, um die Qualität des endgültigen Designs sicherzustellen.

Designwerkzeuge der nächsten Generation

Um die oben genannten Probleme zu lösen, muss der gesamte Designprozess weiter aufgerüstet werden, um zu einem Satz von Werkzeugen zu werden, die eine Vielzahl von verschiedenen Effekten und Designbewertungen berücksichtigen können. Werkzeuge müssen in der Lage sein, intelligente Daten zu übertragen. Beispielsweise kann der neue Standard Advanced Library Format (ALF), der mathematische Modelle unterstützt, mehrere Attribute übertragen, ohne das ursprüngliche Berechnungs- und Datenformat zu ändern. Für neue hochkomplexe und anspruchsvolle Entwürfe ist es notwendig, Lösungen für Probleme in den frühen Phasen des Entwurfsprozesses zu planen, da die Korrekturen zu diesem Zeitpunkt am effektivsten sind. Die Verknüpfungen zwischen Design, Verifizierung, Platzierung und Routing sowie der endgültigen physischen Verifizierung erfordern einen konsistenten Datenaustausch, ohne dass Daten geändert oder zusätzliche Berechnungen durchgeführt werden müssen.

Mit ALF können Anwender Testvektoren erzeugen, um Stromverbrauch und Elektronenmigration zu überprüfen und gleichzeitig die Funktion des Chips zu testen. Der Testvektor kann die Wahrscheinlichkeitsreferenz der extrahierten Chipdaten verwenden, um die erforderliche Genauigkeit sicherzustellen. Mit dieser Methode kann der gesamte Designprozess sorgfältig untersucht werden. Im frühen Designprozess auf Registerebene können Ingenieure Signalübersprache durch sorgfältige Planung, Planung auf der unteren Ebene und Leistungsanalyse minimieren. Der asynchrone Takttreiber, der für bestimmte Teile des Designs entwickelt wurde, reduziert die gleichzeitige Schaltleistung des gesamten Chips und reduziert gleichzeitig Rauschen und IR-Abfall im Stromversorgungsnetz.

Leider haben die bestehenden kommerziellen Software-Tools einen sehr begrenzten Anwendungswert für das Produktdesign der nächsten Generation.

Obwohl die meisten ASIC-Hersteller ihre eigenen internen Werkzeugentwicklungsteams haben, und die Hauptarbeit dieser Entwicklungsabteilungen besteht darin, einige einzelne Tools in einen kompletten Prozess zu integrieren und einige automatisierte Betriebsumgebungen für diese Tools zu entwerfen, so dass diese Tools auf automatischem Skript basieren können. Da die bestehenden kommerziellen Software-Tools die Probleme des Designs nicht lösen können, werden wir in naher Zukunft sehen, dass die Anzahl der intern von ASIC-Herstellern entwickelten Design-Tools weiter zunehmen wird.

Das Problem mit den Tools, die von ASIC-Anbietern entwickelt wurden, besteht jedoch darin, dass diese Tools mehr Support und Schulung erfordern als kommerzielle Software-Tools, da die Tool-Entwickler innerhalb von ASIC-Anbietern nicht dafür verantwortlich sind, die Tools einfach zu bedienen und wartbar zu machen. Sie versuchen nur, schnelle Lösungen für einige der wichtigsten Probleme zu bieten, mit denen interne Benutzer konfrontiert sind – das heißt, das Design Engineer Team.