Leiterplattentechnisch - Leiterplattendesign Allegro Constraint Rule Setting Schritte

Im Hochgeschwindigkeits-PCB-Design und in der Verdrahtung ist die Anpassung der Leitungslänge im Allgemeinen erforderlich. Zu diesem Zeitpunkt ist es notwendig, Constraint-Regeln festzulegen und diese Regeln verschiedenen Netzgruppen zuzuweisen. Im Folgenden wird ddr als Beispiel verwendet, um die spezifischen Schritte zum Festlegen dieser Einschränkungen zu veranschaulichen.

1. PCB Design und Verdrahtungsanforderungen

DDR Uhr: Linienbreite 10mil, Innenabstand 5mil, Außenabstand 30mil. Differentielles PCB-Design und Verdrahtung sind erforderlich, und der Differentialpaarverdrahtungsfehler muss genau aufeinander abgestimmt werden, sodass innerhalb von +20mil möglich ist

DDR-Adresse, Chipauswahl und andere Steuerleitungen: Linienbreite 5mil, interner Abstand 15mil, externer Abstand 20mil, sollte in einer Daisy Chain Topologie sein, die 1000-2500mil länger als die ddrclk-Linie sein kann, und darf nicht kürzer sein

DDR-Datenleitungen, ddrdqs, ddrdm-Linien: Linienbreite 5mil, interner Abstand 15mil, externer Abstand 20mil, es ist am besten, auf der gleichen Schicht der Leiterplatte zu entwerfen und zu routen. Die Linienlängenunterschiede zwischen Datenleitung und Taktleitung wird innerhalb von 50mil gesteuert.

2. Entsprechend den oben genannten Anforderungen, stellen Sie verschiedene Einschränkungen im PCB-Design Allegro

Für die Linienbreite (physisch) müssen nur drei Einschränkungen gesetzt werden: DDR_CLK, DDR_ADDR, DDR_DATA

Nachdem Sie die obigen Einschränkungen festgelegt haben, können Sie diese Einschränkungen dem Netz hinzufügen. Klicken Sie auf Anhängen... Klicken Sie im physischen Regelsatz und dann auf mehr im Bedienfeld auf der rechten Seite,

Popup-Dialog

Suchen Sie ckn0 und ckp0, klicken Sie auf Anwenden, es wird angezeigt

Wählen Sie NET_PHYSICAL_TYPE in der Liste auf der linken Seite aus, geben Sie DDR_CLK in das Feld auf der rechten Seite ein und klicken Sie auf Anwenden, um ein Popup zu öffnen

Das heißt, die beiden Netze haben das Attribut NET_PHYSICAL_TYPE hinzugefügt, und der Wert ist DDR_CLK.

Ebenso können Sie den NET_PHYSICAL_TYPE der DDR-Datenleitung, die Daten-Strobe-Linie und die Daten-Shield-Linie auf DDR_DATA und den NET_PHYSICAL_TYPE der DDR-Adressleitung, Chip-Auswahllinie und andere Steuerleitungen auf DDR_ADDR setzen.

Nachdem die oben genannten Schritte abgeschlossen sind, müssen die festgelegten Einschränkungen diesen Netzgruppen zugeordnet werden.

Zuordnungstabelle anklicken...

Popup-Dialog

Wählen Sie ihre eigenen physikalischen Einschränkungen für verschiedene Signalgruppen

Jemand könnte fragen, warum gibt es Area0 und Area1? Dies liegt daran, dass diese Einschränkungen an einigen Stellen unmöglich zu erreichen sind. Beispielsweise kann der Zeilenabstand bei der CPU des bga-Pakets, wenn die Leitungen herauskommen, nicht 30, 20 oder gar 10 Millionen erreichen. An diesen Stellen, wenn Sie dieser Einschränkung folgen, ist es unmöglich, den drc in der Leiterplatte zu beseitigen. Zu diesem Zeitpunkt besteht eine Lösung darin, diese Orte als Raum zu klassifizieren und dann das Raumattribut hinzuzufügen (das heißt, der Name der Raumarea0, 1 usw.). Legen Sie für diese Räume entsprechende Einschränkungen fest (ebd.).

Was den Zeilenabstand angeht, da jeder in den Abstand innerhalb der Gruppe und den Abstand außerhalb der Gruppe unterteilt ist, gibt es insgesamt sechs Einschränkungen:

DDR_CLK_INNER,DDR_CLK_OUTER

Setzen Sie einfach die Linie auf Linie und Linie auf Form für diese sechs Einschränkungen, und setzen Sie sie entsprechend den oben genannten Anforderungen.

Die restlichen Schritte sind die gleichen wie die Einstellungen in Physical. Aber zu diesem Zeitpunkt wird die Zuweisungstabelle die folgende.

Das obige ist der detaillierte Inhalt über die Einstellungsschritte der Allegro-Beschränkungsregeln für das PCB-Design.