Leiterplatte Blog - Die Hauptpunkte des Entwerfens von Leiterplatten mit fpga PCB Design

Da sich Field Programmable Gate Arrays (FPGAs) zu wirklich programmierbaren System-on-Chips entwickelt haben, ist die Aufgabe, Leiterplatten mit diesen Chips zu entwerfen, komplexer geworden. Stromkreisdichten von Millionen Gates und Transceiverdatenraten von mehr als 6 Gbps und andere Überlegungen beeinflussen die mechanischen und elektrischen Designanstrengungen von Systementwicklern auf Platinenebene. Die Matrize, Chippaket und Leiterplatte bilden ein eng verbundenes System, in diesem System, um die Funktion von FPGA vollständig zu realisieren, muss die Leiterplatte sorgfältig entworfen werden. Beim Entwerfen mit Hochgeschwindigkeits-FPGAs ist es entscheidend, mehrere Designprobleme vor und während der Board-Entwicklung zu berücksichtigen. Dazu gehören: Verringerung des Systemrauschens durch Filtern und gleichmäßige Verteilung ausreichender Leistung auf alle Geräte auf der Leiterplatte; ordnungsgemäße Beendigung der Signalleitungen, um Reflexionen zu minimieren; Minimierung von Übersprechen zwischen Leiterbahnen auf der Platine; Verringerung der Auswirkungen von Ground Bounce und Vcc Reduction (auch bekannt als Vcc Sag); korrekte Anpassung der Impedanz an Hochgeschwindigkeitssignalleitungen. Wer ein IC-Paket für einen sehr leistungsfähigen FPGA entwickelt, muss besonders auf die Balance zwischen Signalintegrität und Vielseitigkeit für alle Anwender und Anwendungen achten. Zum Beispiel arbeiten Altera Stratix II GX-Geräte in einem 1,508-poligen Gehäuse bis zu 1,2V und verfügen über 734 Standard-I/Os und 71 Niederspannungs-Differenzsignalisierungskanäle (LVDS). Es verfügt auch über 20-Hochgeschwindigkeits-Transceiver, die Datenraten bis zu 6,375Gbps unterstützen. Dies ermöglicht es der Architektur, viele Hochgeschwindigkeits-Netzwerk- und Kommunikationsbusstandards zu unterstützen, einschließlich PCI Express und SerialLite II.

Im Leiterplattendesign können Benutzer Übersprechen reduzieren, indem sie den Pinout optimieren. Signalstifte sollten so nah wie möglich an Massepunkten platziert werden, um Schleifenlängen innerhalb des Gehäuses zu reduzieren, insbesondere bei kritischen Hochgeschwindigkeits-I/O. In Hochgeschwindigkeitssystemen ist die dominante Quelle des Übersprechens die induktive Kopplung zwischen Signalwegen innerhalb des Gehäuses. Wenn der Ausgang wechselt, muss das Signal einen Rückweg durch die Leistungs-/Masseebene finden. Stromveränderungen in der Schleife erzeugen Magnetfelder, die Rauschen auf anderen I/O-Pins in der Nähe der Schleife verursachen. Diese Situation verschärft sich, wenn die Ausgänge gleichzeitig konvertiert werden. Denn je kleiner der Kreis, desto kleiner die Induktivität, so dass Pakete mit Strom- oder Massepunkten in der Nähe jedes Hochgeschwindigkeitssignalstifts die Auswirkungen von Übersprechen auf nahe gelegene I/O-Pins minimieren können. Um die Kosten der Platine zu reduzieren und die Systemsignalintegrität aller Signalwege zu verbessern, sind sorgfältiges Design und Konstruktion des Leiterplattenmaterials, Anzahl der Schichten (Stapeln) und Layout erforderlich. Hunderte von Signalen vom FPGA an oder um das Board zu senden, ist eine schwierige Aufgabe, die den Einsatz von EDA-Tools erfordert, um Pinout und Chipplatzierung zu optimieren. Manchmal kann ein etwas größeres FPGA-Paket die Leiterplattenkosten senken, weil es die Anzahl der Schichten auf der Leiterplatte und andere Einschränkungen der Leiterplattenverarbeitung reduziert. Ein Hochgeschwindigkeitssignalpfad auf der Leiterplatte, dargestellt durch eine Leiterplattentrale, die sehr empfindlich auf Unterbrechungen, wie Durchgänge zwischen Leiterplattenschichten und Leiterplattensteckverbindern ist. Diese und andere Unterbrechungen reduzieren die Randrate des Signals und verursachen Reflexionen. Daher sollten Designer Vias und Stubs vermeiden. Wenn Vias unvermeidbar sind, halten Sie die Vias so kurz wie möglich. Beim Routing von Differentialsignalen ist für jeden Pfad des Differentialpaars ein Durchgang derselben Struktur zu verwenden; Dadurch bleibt die Signalunterbrechung durch das Via im Gleichmodus. Wenn möglich, verwenden Sie blinde Durchkontaktierungen über normalen Durchkontaktierungen oder verwenden Sie Rückbohrungen, da es weniger Unterbrechungen aufgrund des Verlustes der Durchkontaktierung gibt.

Um die Signalintegrität des Taktsignals zu verbessern, sollten die folgenden Richtlinien befolgt werden: Halten Sie das Taktsignal so weit wie möglich auf einer einzigen Leiterplattenschicht, bevor es an die Leiterplattenkomponenten gesendet wird; Verwenden Sie immer eine Ebene als Bezugsebene. Senden Sie schnelle Kantensignale entlang der inneren Schichten neben der Erdungsebene, um die Impedanz zu steuern und EMI zu reduzieren. Beenden Sie das Taktsignal richtig, um Reflexionen zu minimieren. Einige FPGAs, wie die Stratix II GX-Familie, verfügen über On-Chip-Reihen-Abschlusswiderstände, die mehrere I/O-Standards unterstützen. Diese On-Chip-Widerstände können als 25-Ohm- oder 50-Ohm-Single-End-Widerstände eingestellt werden und unterstützen LVTTL-, LVCMOS- und SSTL-18- oder SSTL-2-Single-End-I/O-Standards; Darüber hinaus werden 100-Ohm-LVDS- und HyperTransport-Eingänge mit On-Chip-Differenzial-Matching-Widerständen unterstützt. Die differentiellen Transceiver-I/Os haben On-Chip-Widerstände programmierbar auf 100, 120 oder 150 Ohm und sind automatisch kalibriert und reflektierend. Die Verwendung von internen Widerständen anstelle von externen Geräten hat mehrere Vorteile für das System. Die On-Chip-Terminierung verbessert die Signalintegrität, indem Lead-Effekte eliminiert und Reflexionen auf Übertragungsleitungen ermöglicht werden. Der On-Chip-Anschluss minimiert auch die Anzahl der benötigten externen Komponenten, sodass Designer weniger Widerstände, weniger Leiterbahnen und weniger Platz auf der Platine verwenden können. Auf diese Weise kann das Layout vereinfacht, der Designzyklus verkürzt und die Systemkosten gesenkt werden. Die Zuverlässigkeit der Platine wird auch durch weniger Komponenten auf der Platine erhöht. Im Board-Design gibt es mehrere Richtlinien für das Routing von Microstrip und Stripline, um Übersprechen zu minimieren. Für das Doppelstreifen-Linienlayout wird die Verdrahtung auf der zweilagigen inneren Platine durchgeführt, und es gibt eine Spannungsreferenzfläche auf beiden Seiten. Zu diesem Zeitpunkt verwenden alle Drähte der benachbarten Lagenplatten die orthogonale Verdrahtungstechnologie, um das Medium zwischen den beiden Signalschichten zu maximieren. Materialdicke, und normalisieren Sie den Abstand zwischen jeder Signalschicht und ihrer benachbarten Referenzebene unter Beibehaltung der erforderlichen Impedanz. Mikrostreifen- oder Streifenleitlinien mit Spurenabstand mindestens dreimal der Dicke der dielektrischen Schicht zwischen den Leiterplattenführungsschichten; Simulationswerkzeuge verwenden, um sein Verhalten vorab zu simulieren. Verwenden Sie für kritische Hochgeschwindigkeitsnetzwerke Differential anstelle von Single-End-Topologie, um die Auswirkungen von Gleichtaktrauschen zu minimieren. Versuchen Sie innerhalb der Konstruktionsgrenzen, die positiven und negativen Pins des differentiellen Signalweges anzupassen. Um den Kopplungseffekt von Single-Ended-Signalen zu reduzieren, lassen Sie einen entsprechenden Abstand (größer als dreimal die Leiterbahnbreite) oder führen Sie auf verschiedenen Leiterplattenebenen (benachbarte Layer-Routing ist orthogonal zueinander). Auch die Verwendung eines Simulationstools ist eine gute Möglichkeit, Abstandsanforderungen zu erfüllen. Minimieren Sie parallele Längen zwischen Signalabschlüssen.

Gleichzeitiges Übergangsrauschen, Takt- und I/O-Datenraten erhöhen sich mit einer entsprechenden Verringerung der Anzahl der Ausgangsübergänge und einer damit einhergehenden Zunahme der transienten Ströme während der Signalwegentladung und -aufladung. Diese Ströme können zu einem Erdsprung auf Platinenebene, einem momentanen Anstieg/Abfall der Erdspannung/Vcc führen. Große transiente Ströme von nicht idealen Netzteilen können einen momentanen Abfall des Vcc verursachen (Vcc Dip oder Dip). Einige gute Board Design Regeln werden unten gegeben, um die Auswirkungen dieser simultanen Übergangsgeräusche zu reduzieren. Konfigurieren Sie ungenutzte I/O-Pins als Ausgänge und fahren Sie sie niedrig, um Ground Bounce zu reduzieren.Minimieren Sie die Anzahl der gleichzeitigen Übergangsausgaben und verteilen Sie sie gleichmäßig über den FPGA-I/O-Abschnitt. Wenn keine hohe Kantenrate erforderlich ist, verwenden Sie eine niedrige Schwenkrate am FPGA-Ausgang. Platzieren Sie Vcc zwischen den Masseebenen der Multilayer-Platine, um die Auswirkungen von Hochgeschwindigkeitsspuren auf jeder Ebene zu eliminieren. Wenn alle Leiterplattenschichten Vcc und Masse zugewiesen werden, werden diese Ebenen widerstandsfähig und induktiv, wodurch eine niedrige Induktivitätsquelle mit geringerer Kapazität und Rauschen bereitgestellt wird und Logiksignale auf Signalschichten, die an diese Ebenen angrenzen, zurückgegeben werden.Pre-Betonung, Equalization fpga PCB Design

Die Hochgeschwindigkeits-Transceiver-Fähigkeiten von FPGAs machen sie zu effizienten programmierbaren System-on-a-Chip-Komponenten, stellen aber auch einzigartige Herausforderungen für Leiterplattendesigner dar. Ein Schlüsselproblem, insbesondere im Zusammenhang mit dem Layout, ist der frequenzabhängige Übertragungsverlust, der hauptsächlich durch den Hauteffekt und dielektrische Verluste verursacht wird. Wenn Hochfrequenzsignale auf Leiteroberflächen übertragen werden (wie Leiterplattenspuren), tritt der Skin-Effekt aufgrund der Selbstinduktivität der Drähte auf. Dieser Effekt reduziert die effektive Leitungsfläche des Drahtes und dämpft die hochfrequenten Komponenten des Signals. Dielektrische Verluste werden durch den kapazitiven Effekt des dielektrischen Materials zwischen den Schichten verursacht. Hauteffekt ist proportional zur Quadratwurzel der Frequenz, während dielektrischer Verlust proportional zur Frequenz ist; Daher ist dielektrischer Verlust der dominante Verlustmechanismus für die Hochfrequenzsignaldämpfung. Je höher die Datenrate, desto schwerer der Hauteffekt und der dielektrische Verlust. Die Reduzierung des Signalpegels auf der Verbindung ist für ein 1Gbps-System akzeptabel, für ein 6Gbps-System jedoch inakzeptabel.

Heutige Transceiver verfügen jedoch über Sendervorbetonung und Empfängerausgleich, um hochfrequente Kanalverzerrungen auszugleichen. Sie verbessern auch die Signalintegrität und erleichtern die Beschränkungen der Leiterbahnlänge. Diese Signalkonditionierungstechniken verlängern die Lebensdauer von Standard-FR-4-Materialien und unterstützen höhere Datenraten. Aufgrund der Signaldämpfung in FR-4 Material ist die zulässige Spurenlänge bei Betrieb mit 6,375Gbps auf einige Zentimeter begrenzt, und Vorbetonung und Entzerrung können sie auf mehr als 40 Zoll verlängern. Programmierbare Vorbetonung und Equalization sind in einige leistungsstarke FPGAs integriert, wie Stratix II GX-Geräte, die die Verwendung von FR-4-Materialien ermöglichen und Layoutbeschränkungen wie Leiterplattenlängen entspannen, wodurch die Leiterplattenkosten gesenkt werden. Die Pre-Concentration Funktion kann die hochfrequenten Komponenten des Signals effektiv verstärken. Die 4-Tap Pre-Emphasing Schaltung in Stratix II GX reduziert die Streuung der Signalkomponenten (räumliche Verteilung von einem Bit zum anderen). Die Pre-Employment Schaltung bietet 500% Pre-Employment, und jeder Tap kann je nach Datenrate, Trace Länge und Link Eigenschaften auf 16-Stufen optimiert werden. Zusätzlich zur Eingangsverstärkungsstufe ermöglicht das Gerät dem Board-Designer, einen Entzerrungsgrad von 17dB zu haben, wobei jede der 16-Equalizerstufen verwendet wird, um Leiterplattenverluste zu überwinden. Equalization und Pre-Emphasion können in Konzertumgebungen eingesetzt oder spezifische Links individuell optimiert werden. Designer können die Vorbetonungs- und Equalizationsstufen in Stratix II GX FPGAs ändern, während das System läuft oder während der Kartenkonfiguration, nachdem es in eine Backplane oder ein anderes Chassis gesteckt wurde. Dies gibt dem Systemdesigner die Flexibilität, die Vor- und Ausgleichsstufen automatisch auf vorgegebene Werte einzustellen. Alternativ können diese Werte dynamisch bestimmt werden, basierend auf welchem Schlitz die Platine in das Chassis oder die Backplane gesteckt wird.EMI-Probleme und DebuggingEMI, die durch eine Leiterplatte verursacht werden, ist direkt proportional zur Änderung des Stroms oder der Spannung im Laufe der Zeit und der Serieninduktivität der Schaltung. Effizientes Leiterplattendesign hat das Potenzial, EMI zu minimieren, aber nicht unbedingt vollständig zu eliminieren. Die Eliminierung von "Eindringlingen" oder "heißen" Signalen und das Senden von Signalen mit korrektem Bezug auf die Erdungsebene trägt auch dazu bei, EMI zu reduzieren. Die Verwendung von Oberflächenmontagekomponenten, die auf dem heutigen Markt üblich sind, ist auch eine Möglichkeit, EMI zu reduzieren. Es ist zunehmend schwieriger geworden, komplexe Hochgeschwindigkeits-Leiterplattendesigns zu debuggen und zu testen, da einige traditionelle Leiterplattendebug-Methoden, wie Testsonden und "Bed-of-Nails"-Tester, für diese Designs möglicherweise nicht funktionieren. Dieses neue Hochgeschwindigkeitsdesign kann die Vorteile von JTAG-Testwerkzeugen mit systeminterner Programmierung und integrierten Selbsttest-Fähigkeiten nutzen, die FPGAs haben können. Konstrukteure sollten dieselben Richtlinien verwenden, um das JTAG-Prüftakteingangssignal (TCK) wie die Systemuhr einzustellen. Darüber hinaus ist es wichtig, die JTAG-Scan-Kettenspurenlänge zwischen der Testdatenausgabe eines Gerätes und der Testdateneingabe eines anderen Gerätes auf ein Minimum zu beschränken.

Das erfolgreiche Design mit eingebetteten Hochgeschwindigkeits-FPGAs erfordert umfangreiche High-Speed-Board-Design-Praxis sowie ein solides Verständnis der FPGA-Funktionen wie Pinout, Boardmaterialien und Stapeln, Board-Layout und Terminierungsmodi. Wichtig ist auch die korrekte Verwendung von Pre-Betonung und Equalization des eingebauten Transceivers. Die oben genannten Punkte verbinden sich zu einem zuverlässigen Design mit stabiler Herstellbarkeit. Eine sorgfältige Berücksichtigung all dieser Faktoren, kombiniert mit einer richtigen Simulation und Analyse, kann die Wahrscheinlichkeit von Überraschungen in Leiterplattenprototypen verringern und hilft, den Stress von Leiterplattenentwicklungsprojekten zu reduzieren.