PCB科技 - 基於高速PCB互連設計的測試技術說明

印刷電路板互聯設計 科技包括測試, 類比和各種相關標準, 其中測試是驗證各種模擬分析結果的一種方法和手段. 優秀的測試方法和方法對於確保 印刷電路板 互聯互通. 用於傳統訊號波形測試, 主要關注的是探針引線的長度，以避免尾光纖引入不必要的雜訊. 本文主要討論互連測試技術的新應用和發展.

近年來，隨著訊號速率的不斷增加，測試對象發生了顯著的變化。 它不再局限於傳統的示波器測試訊號波形。 電源接地雜訊、同步開關雜訊（SSN）和抖動（抖動）逐漸成為印刷電路板互連設計工程師關注的焦點，射頻領域的一些儀器已經應用到印刷電路板互連設計中。 印刷電路板互連設計中常用的測試儀器包括頻譜分析儀、網絡分析儀、示波器以及這些儀器使用的各種探針和夾具。 為了適應不斷增長的訊號速率，這些測試儀器的使用發生了重大變化。 本文以這些測試儀器為工具，主要從以下幾個方面介紹了近年來印刷電路板互連設計與測試技術的發展。

1、測試校準方法

2.、無源元件建模方法

3.、電源完整性測試

4、時鐘訊號抖動測試方法

在文章的最後，將結合剛剛結束的DesignCon2005會議簡要介紹未來測試技術的發展。

校準方法

在3種常用的測試儀器中，網絡分析儀的校準方法最嚴格，其次是頻譜分析儀，示波器的校準方法最簡單。 囙此，我們這裡主要討論網絡分析儀的校準方法。 網絡分析儀有3種常用的校準方法，Thru、TRL和SOLT。

有3種方法，Thru、TRL和SOLT

Thru的本質是規範化。 校準期間，網絡分析儀記錄夾具的測試結果（S21\U C）。 在實際測試中，測試結果（S21\u M）直接除以S21\u C，以獲得DUT的測試結果（S21\u A）。 穿透校準忽略了測試夾具中的不匹配和空間中的電磁耦合引起的反射，囙此具有最低的校準精度。 當僅測試S21且測試精度不高時，可使用此校準方法。

在非同軸結構（如印刷電路板）中，有時需要測試跡線、過孔和連接器的特性。 在這種情況下，測試儀器供應商沒有提供標準的校準部件，測試人員很難在測試校準埠製作好斷路、短路、匹配負載等校準部件。 囙此，無法進行傳統的SOLT校準。 使用TRL校準的優點是不需要標準校準部件，測試校準埠可以擴展到所需的位置。 現時，TRL校準已廣泛應用於印刷電路板結構測試中。

SOLT通常被視為標準校準方法。 校準模型中有12個校準誤差參數。 通過使用短路、斷路、負載和直通來校準各種誤差。 由於測試設備供應商通常只提供同軸校準部件，SOLT校準方法不能用於非同軸結構。

以上3種校準方法都可以通過訊號流圖進行詳細分析，其中每個誤差參數在訊號流圖中都有相應的參數。 通過訊號流程圖，可以清楚地瞭解各種校準方法的誤差靈敏度，從而瞭解實際測試的誤差範圍。 這裡需要指出的一點是，即使使用標準SOLT校準方法，校準模型中也會忽略五個誤差參數。 在正常情况下，這五個誤差參數不會影響校準精度。 但是，如果在使用過程中不注意校準夾具的設計，則無法進行校準。

頻譜分析儀為校準提供標準源。 校準時，只需通過測試夾具將內部標準源連接到輸入埠。 校準時間約為10分鐘。 示波器的校準更加簡單。 將探頭連接到內部標準源並確認。 校準大約需要1分鐘。

無源元件測試和建模

隨著訊號速率的不斷提高，無源器件在訊號連結中的作用變得越來越重要。 系統性能模擬分析的準確性通常取決於無源器件模型的準確性。 囙此，無源元件的測試和建模逐漸成為各設備供應商印刷電路板互連設計的重要組成部分。 常用的無源元件如下：

1、連接器

2. 印刷電路板 traces and 過孔

3、電容

4、電感（磁珠）

在高速信號完整性設計中，連接器對訊號連結的影響最大。 對於常用的高速連接器，通常的做法是根據TRL校準方法製作校準夾具，並對連接器進行測試建模以進行模擬分析。 印刷電路板跡線和過孔的測試建模方法與連接器的測試建模方法類似。 TRL校準還用於將測試埠移動到所需位置，然後進行測試建模。

電容模型在信號完整性分析中有應用，更重要的是，它用於功率完整性分析。 工業中常用的電容建模儀器有阻抗分析儀和網絡分析儀，它們適用於不同的頻段。 阻抗分析儀適用於低頻段，網絡分析儀適用於高頻段。 如果在實際測試中使用網絡分析儀進行電源完整性測試，建議在電容建模的全頻段使用網絡分析儀，以確保建模和應用的一致性。 由於電容器的阻抗很小，在使用網絡分析儀建模時通常使用並聯模式。 現時業界電容器建模中尚未解决的問題是如何消除夾具與電容器之間的相互耦合，從而减少夾具對建模結果的影響。

在傳統的電源設計中，通常使用電感器（磁珠）隔離電源以减少雜訊干擾。 在實際設計中，通常會去除隔離電感（磁珠），從而降低電源的雜訊。 這是因為電感器（磁珠）與其他濾波器組件共振。 為了避免這種情況，有必要對電感（磁珠）進行建模和模擬，以避免共振。 行業中常用的電感（磁珠）建模方法也使用網絡分析儀。 具體方法類似於電容建模。 不同之處在於，電感（磁珠）串聯建模，電容器並聯建模。

上述幾種無源元件的建模主要用於信號完整性和功率完整性。 近年來，EMI模擬分析逐漸發展起來，EMI無源器件的測試建模逐漸成為印刷電路板互連的設計。 集中 圖1顯示了電容器的阻抗曲線。

電源完整性測試

隨著晶片功率的不斷增加和工作電壓的不斷降低，電源雜訊逐漸成為印刷電路板互連設計中的一個關注對象。 從測試對象的角度來看，電源完整性測試可分為兩個步驟，即電力系統特性測試和電源接地雜訊測試。 前者是測試系統電源部分的效能（無源測試），後者是直接測試系統工作時的電源接地雜訊（有源測試）。 同步開關雜訊也可歸類為電源接地雜訊。

在測試電力系統效能時，通常使用網絡分析儀，測試對象是電力系統的自阻抗和傳輸阻抗。 通常，電力系統的阻抗遠小於網絡分析儀系統的阻抗（50歐姆），囙此您只需在測試期間進行校準。 電力系統的阻抗可通過公式S21=Z/25獲得。 圖2顯示了單板的電源阻抗特性。

您可以使用頻譜分析儀和示波器來測試電源的雜訊。 頻譜分析儀的輸入埠不能連接到直流組件。 囙此，在測試電源雜訊時，必須在測試夾具中串聯直流阻塞。 頻譜分析儀的輸入阻抗為50歐姆，電源接地網絡的阻抗通常為毫歐姆，囙此測試夾具不會影響被測系統。 示波器的輸入阻抗隨設定的不同而變化。 以泰克TDS784為例，其低頻截止頻率隨耦合模式和系統阻抗的變化而變化。

上述方法都是測試單板上的電源接地雜訊，而真正影響晶片工作的是晶片中的電源接地雜訊。 此時，有必要使用同步開關雜訊測試來確定晶片中的電源接地雜訊。 假設晶片有N個IO埠，使其中一個保持靜態，另一個N-1同時翻轉，以測試靜態網絡上的訊號波形，即同步開關雜訊。 同步開關雜訊包括電源和接地雜訊以及封裝中不同訊號之間的串擾。 現時還沒有辦法完全區分這兩者。

時鐘訊號抖動測試

在一些高端產品中，抖動逐漸成為影響產品效能的重要名額。 這裡僅簡單介紹如何使用頻譜分析儀測試時鐘訊號抖動和問題位置。 暫時不涉及數據訊號的抖動測試。

在大多數系統中，時鐘由晶體振盪器或鎖相環產生。 時鐘訊號的抖動測試相對簡單，不需要高端測試設備，可以使用普通頻譜分析儀來定位問題。 理想時鐘訊號的頻譜是乾淨的離散頻譜，只有時鐘頻率倍數的分量。 如果時鐘訊號抖動，副瓣將出現在這些乘法器附近，抖動與這些副瓣的功率成正比。

使用頻譜分析儀測試時鐘抖動的具體方法是在時鐘訊號連結上找到一個可測試點，通過直流阻斷將訊號連接到頻譜分析儀，觀察測試結果。 由於測試夾具是一個線性系統，囙此無需擔心產生新的光譜成分。 如前所述，時鐘都是由晶體振盪器或鎖相環產生的。 在這種情況下，引入時鐘抖動的重要原因是晶體振盪器或鎖相環的電源雜訊。 將通過上述方法獲得的晶體振盪器或鎖相環的電源雜訊與時鐘頻譜中的旁瓣進行比較，基本上可以確定時鐘抖動的原因。 解决這個問題的辦法是根據時鐘頻譜的旁瓣重新設計晶體振盪器或鎖相環的濾波電路。 一般來說，這些問題可以通過合理選擇濾波電容器來解决。

DesignCon2005技術指導

DesignCon是每年在互聯科技領域舉行的第一次會議。 在今年的DesignCon2005年年度會議上，主要有以下科技發展趨勢：

1、純功率完整性模擬和測試在行業中已經有很多應用，不再是分析工作的難點。

2、電容和電感（磁珠）的建模在行業內得到推廣，其方法比較完善。

3、印刷電路板互連設計的重點已經轉移到封裝，板級分析已經更加成熟。 同時進行開關雜訊模擬和測試已逐漸成為業界關注的問題。

4、抖動測試方法和標準逐漸成為業界關注的焦點。 在會議上，許多測試設備供應商推出了自己的抖動分析儀。

總結

This article briefly introduces 這個 current test objects and test methods in the field of 印刷電路板互聯設計. 隨著訊號速率持續新增, 一些新的測試內容逐漸出現, 包括電源和接地雜訊, 無源器件建模, jitter, 等等. 作者根據自己的工作經驗，對這些新的測試內容提出了一種測試方法. 在傳統的訊號波形測試中, 應主要考慮减少地線的長度，以避免尾光纖耦合到雜訊中，並降低測試精度. 未來 印刷電路板 互聯互通 design, 由於訊號工作頻率的新增, 工作重點將轉向晶片封裝, 相關的測試和建模科技將成為工作重點.