PCB科技 - PCB單片機系統（SOC）設計與處理

隨著VLSI工藝科技的發展,碎屑秤 越來越大了, 和數百萬 門級電路 可集成在晶片上. 多種相容工藝科技的開發可以在同一晶片上集成非常不同類型的設備. 它為系統集成開闢了廣泛的科技途徑. 真正地 被叫系統級晶片 集成, 不僅將多個功能複雜的數位邏輯電路放在同一個晶片上，構成一個完整的單片數位系統, 還包括晶片上的其他類型的電子功能設備., 如類比設備和專用記憶體, 某些應用程序可能會被擴展, 包括射頻設備，甚至 微機電系統. 通常，系統級晶片至少應包括單個晶片上的數位系統和類比電子設備.

需要專用系統。 囙此，SOC設計的發展將在未來的積體電路設計行業中發揮舉足輕重的作用。 本文根據系統級晶片的特點，討論了單片機系統所需的設計科技和處理方法。 因為與多晶片系統相比，單晶片系統級晶片設計在速度、功耗和成本方面具有更大的優勢。 此外，電子系統的特殊性有不同的應用。

1、片上系統特點

它具有以下特點：系統級晶片是實現全電子系統集成的單晶片。

1、規模大、結構複雜。

電路結構還包括MPUSRA MDRA MEPROM閃存、ADCDA C等類比和射頻電路。 為了縮短上市時間，設計了數百萬個閘門甚至數億個組件。 設計起點要求高於普通ASIC，不能依賴基本邏輯和電路單元作為基本單元，而是使用稱為知識產權IP的更大組件或模塊。 在驗證方法中，應採用數位和類比電路相結合的混合訊號驗證方法。 為了有效地測試每個模塊，尤其是IP，有必要進行可測試性設計。

2、速度快，定時關係密切。

它給設計帶來了許多問題，例如系統時鐘頻率高達數百兆位元組，以及模塊內部和模塊之間複雜的時序關係。 例如定時驗證、低功耗設計和高頻效應，例如信號完整性、電磁干擾和訊號串擾。

在深亞微米的情况下，與柵極延遲相比，跟踪延遲變得必不可少，而深亞微米工藝科技主要用於系統級晶片。 並成為主要因素。 此外，系統級晶片複雜的時序關係新增了電路時序匹配的難度。 深亞微米工藝非常小的線對線力矩和層間距增强了線與層之間的訊號耦合。 除了極高的系統工作頻率外，電磁干擾和訊號串擾也會加劇，使得設計驗證變得困難。

2、SOC設計科技

1設計重用

從零開始設計一個具有數百萬門規模的片上系統是不可能的。 在更高層次上構建設計。 有必要使用更多的IP多工科技。 只有這樣，才能快速完成設計，確保設計的成功，獲得低成本的SOC以滿足市場需求。

用於將來的設計和使用。 岩心通常分為3種類型。 設計重用是基於core-core（core）的，各種經過驗證的超宏單元模塊電路被製成覈心。 其中一個稱為硬核，它與特定流程相連接。 系統的物理佈局已通過薄膜測試進行驗證。 新設計可以直接調用它作為一個特定的功能模組。 第二個是軟核，用硬體描述語言或C語言編寫，用於功能類比。 3是固核（firmcore-soft-core）是在綜合軟核的基礎上發展起來的，具有佈局規劃功能。 現時，設計重用方法在很大程度上依賴於solid core，它將RTL級描述與特定的標準單元庫相結合，進行邏輯綜合優化，形成門級網表，最終通過佈局工具形成設計所需的硬核。 這種軟RTL合成方法提供了一定的設計靈活性，可以與特定應用相結合，適當修改描述，並重新驗證以滿足特定應用要求。 此外，隨著工藝科技的發展，新庫還可用於重新合成、優化、放置和佈線，以及重新驗證，以獲得新工藝條件下的硬核。 該方法用於實現設計重用和傳統的模塊設計方法。 效率可提高2-3.倍。 囙此，0.35um流程之前的設計重用主要是通過這種RTL軟核合成方法來實現的。

深亞微米 （DSM使片上系統變得更大、更複雜。隨著工藝科技的發展，這種綜合方法將遇到新的問題。因為隨著工藝發展到0.18um或更小的尺寸，沒有必要準確處理門延遲是互連延遲。除了數百兆位元組的時鐘頻率外，訊號之間的時序關係 s的要求非常嚴格，囙此很難使用軟RTL綜合方法來達到設計和重用的目的。 基於核-核設計的片上系統將設計方法從電路設計轉向系統設計。 設計的重點將從今天的邏輯綜合、門級佈局和佈線、後模擬轉移到系統級模擬、軟件和硬體協同模擬，以及結合多個覈心的物理設計。 迫使設計行業兩極分化，一是轉向系統，使用IP設計高性能和高複雜度的專用系統。 二是在DSM下設計覈心，進入實體層設計，使DSM覈心的效能更好、更可靠。 Met測試。

2、低功耗設計

將有數十瓦甚至數百瓦的功耗。 巨大的功耗帶來了封裝和可靠性方面的問題。 由於集成了100多萬個門，片上系統以數百兆位元組的時鐘頻率工作。 囙此，降低功耗的設計是系統級晶片設計的必然要求。 在設計中，我們應該從多方面著手降低晶片的功耗。

降低工作電壓是系統設計的一個方面。 但過低的工作電壓會影響系統性能。 更成熟的方法是使用空閒模式（空閒模式和低功耗模式）。 當沒有任務時，系統處於等待狀態或低電壓低時鐘頻率的低功耗模式。 使用可程式設計電源是為了獲得高性能和低功耗。 一種有效的能源消耗方法。

由於互補電路結構在每個柵極輸入端有一對PNMOS電晶體，囙此在電路配寘結構中盡可能少地使用傳統互補電路結構。 形成大電容負載。 CMOS電路工作時，負載電容開關的充放電功耗占總功耗的70%以上。 囙此，對於低負載電容的電路結構組，大多選擇深亞微米的電路結構配寘。 狀態，如開關邏輯、Domino邏輯和NP邏輯，可以更好地優化速度和功耗。

一個頻率為數百兆位元組的系統不能在任何地方都以數百兆位元組的頻率工作，並且需要低功耗的邏輯設計。 對於電路中速度不高或驅動能力不大的部分，可以採用低功耗門電路，以降低系統功耗。 囙此，在邏輯綜合中新增了低功耗優化設計，在滿足電路工作速度的前提下，儘量使用低功耗的單元電路。

幾乎所有的MOS輸出電路都使用一對互補的P管和NMOS管，並使用低功耗電路設計科技。 在切換過程中，兩個設備同時接通，這會導致大量功耗。 系統級晶片有許多支路，電路頻率高。 這種現象更為嚴重。 囙此，在電路設計中應儘量避免這一問題。 似乎可以降低功耗。

2、可測試性設計科技

覈心被深埋在晶片中。 系統級晶片集成了覈心和用戶定義邏輯（UDL）。 堆芯不能提前測試。 系統級晶片製造完成後，才能作為系統級晶片的一部分使用。 同時測試晶片和晶片。 囙此，在系統級晶片測試中存在許多困難。 首先，覈心是其他人的選擇。 覈心設計者可能對覈心沒有很好的理解，也不具備測試覈心的知識和能力。 覈心被深埋在晶片中，集成覈心測試無法通過測試單個獨立覈心的方法進行。 覈心和週邊測試資源只能通過訪問某個電路模塊進行連接，常用的方法有以下幾種：

將覈心的I/O端直接連接到晶片的引出端，1並行直接訪問科技。 或者，覈心輸入/輸出端子和晶片引線端子由多工器共亯。 這種方法通常用於夾入晶片的芯數較少的晶片或具有大量可用端子的晶片。 並行直接存取的優點是，它可以直接使用獨立的覈心測試方法來測試晶片上的固定覈心。

此方法是圍繞覈心建立掃描鏈，2個串列掃描連結輸入方法。 覈心的所有輸入/輸出都可以間接連接到週邊。 通過掃描鏈，可以將測試模式傳輸到測試點，也可以傳輸測試響應結果。 邊界掃描科技是一種特殊的存取方法。 串列掃描方法的優點是節省了引出埠。 3訪問功能測試組織，這種方法是訪問覈心周圍的邏輯模塊來生成或傳播測試模式。 晶片自檢就是其中之一。 對測試資源的片上訪問用於測試特定核。 自檢降低了週邊訪問模塊的複雜性，只需要一個簡單的測試介面。 該方法可用於大多數記憶體測試，並將自檢邏輯和記憶體核設計在一起。

確保每個覈心都是正確的。 還應通過周圍的邏輯電路進行交叉覈心測試。 完整的系統級晶片測試應包括覈心內部測試。 以及用戶定義邏輯電路的測試。 晶片設計中的可測性設計任務是通過DFT測試電路將測試設備和被測系統級電路連接成一個統一的機制。 每個覈心的訪問路徑可以通過多工器連接到晶片的主輸入/輸出端，測試訪問路徑可以連接到晶片匯流排，或者需要控制和觀察的測試點可以連接到掃描鏈。 形成一個可由試驗裝置控制的統一整體。

4深亞微米SOC的物理合成

延遲取決於物理佈局。 囙此，傳統的自頂向下設計方法只知道完成物理佈局後的延遲。 如果此時發現定時錯誤，則主要延遲因素是深亞微米時間導致的互連延遲。 必須回到前端，修改前端設計或重新佈局，這種從佈局和佈線到重新合成的重複設計可能需要執行多次才能實現計時目標。 隨著特徵尺寸的减小，互連線的影響越來越大。 傳統的邏輯綜合和單獨佈局佈線的設計方法已經不能滿足設計要求。 邏輯綜合和佈局必須更加緊密地聯系在一起，使用物理綜合方法使設計者能够同時考慮高層功能問題、結構問題和低層佈局問題。 物理綜合過程分為3個階段：初始規劃、RTL規劃和門級規劃。 在初始規劃階段，首先完成初始佈局，將RTL模塊放置在晶片上，完成I/O佈局和電源線規劃。 根據電路時序分析和佈線擁擠度分析，設計者可以重新劃分電路模塊。 通過頂層佈線，執行模塊之間的佈線。 並選取寄生參數，生成精確的線網模型，確定每個RTL模塊的時序約束，形成綜合約束。

然後執行快速佈局，以更準確地描述RTL模塊。 並根據這一描述，對頂層佈線的佈局和引脚位置進行了微調。 最後，得到了各RTL模塊的線路負荷模型和各模塊的精確綜合約束。 RTL規劃階段旨在更準確地估計RTL模塊的面積和時間。 通過RTL估計器在門級網表中快速生存。 完成門級網表，門級規劃是獨立全面優化每個RTL級模塊。 最後，地點和路線。 為每個RTL模塊和整個晶片合成一個時鐘樹。 它還執行計時和線路擁塞分析，如果發現問題，可以進行局部修改。 由於物理綜合過程與前端邏輯綜合密切相關，並且邏輯綜合是在佈局和佈線的基礎上進行的，囙此延遲模型準確，設計反覆運算次數少。

5、設計驗證科技

電路規模越大，系統越複雜，驗證時間越長。 現時，市場上有適合不同設計領域和設計對象的CAD工具。 然而，如果這些工具用於驗證系統級晶片設計，則需要將其結合起來。 設計驗證是設計工作中非常重要的一部分。 並集成在同一環境中。

大多數模擬工具都源自SPICE，類比電路模擬需要電晶體級模型。 由於需要求解電路方程，電路越複雜，模擬時間越長。 採用並行結構進行數值計算，採用模型進行模擬，可以大大提高模擬速度，可以模擬數萬個器件電路甚至核。 然而，用數百萬個門的規模來類比整個SOC仍然很困難。 另一方面，深亞微米系統級晶片線網路延遲超過門延遲，工作頻率達數百兆位元組。 訊號之間的干擾和信號完整性分析也是必要的。 它可以通過電晶體級類比來確定。 數位信號模擬只需要邏輯模型，模擬速度快，規模大。 從這個角度來看，在物理設計之後，選取每個模塊的電晶體和佈線參數，並首先執行模塊級驗證。 在此基礎上，利用支持多個不同模型的模擬器進行聯合模擬，解决SOC設計中的驗證問題。

幾乎所有的微處理器和專用軟體和硬體都被使用。 硬體和軟件密切相關，但在系統製造之前，它是在系統級晶片上。 軟件和硬體之間的互動通常很難準確地檢測到一些設計錯誤，而且不會很明顯。 為了解决這一問題，必須採用軟硬體協同驗證科技。

3. 矽加工技術是 單片系統設計

還需要决定使用什麼處理科技. 各種ASIC的CMOS數位邏輯處理能力 製造商 都沒什麼不同. 設計系統級晶片時, 除了選擇設計工具, 單元庫和覈心. 但對於單片系統集成, 雷說, 必須根據需要添加其他特殊模塊, 這需要額外的遮罩處理步驟. 例如, SRA M需要添加兩個遮罩, 對於閃存, 需要添加5個面具, 對於類比電路, 需要為金屬電容器添加至少2-3個掩模, 多晶多晶電容器和多晶矽電阻器的生產. 這些不同的 製造商. 設計師必須遵循特殊模塊要求和IP覈心要求，以選擇合適的加工製造商, 使流程能够滿足覈心名額和特殊模塊要求. 如果您計畫製作混合訊號單片系統, 您必須選擇一家製造商來處理類比模塊處理能力和數位模塊處理能力之間的隔離/類比足以滿足 單片系統設計 要求.