PCB部落格 - 用fpga設計PCB板的要點

隨著現場可程式設計閘陣列（FPGA）發展成為真正可程式設計的片上系統，用這些晶片設計印刷電路板的任務變得更加複雜。 數百萬門的當前電路密度和超過6Gbps的收發器資料速率以及其他考慮因素影響系統開發人員的機械和電力板級設計工作。 晶片、晶片封裝和電路板組成了一個緊密連接的系統，在這個系統中，要充分實現FPGA的功能，需要仔細設計PCB板。 當使用高速FPGA進行設計時，在板開發之前和開發過程中考慮幾個設計問題是至關重要的。 這些措施包括：通過在PCB上的所有設備上均勻地濾波和分配足够的功率來降低系統雜訊； 適當地端接訊號線以最小化反射； 最小化所述板上的跡線之間的串擾； 减小接地反彈和Vcc减小的影響（也稱為Vcc凹陷）； 正確匹配高速訊號線上的阻抗。 任何為高性能FPGA設計IC封裝的人都必須特別注意所有用戶和應用程序的信號完整性和多功能性之間的平衡。 例如，Altera的Stratix II GX器件採用1508引脚封裝，工作電壓低至1.2V，具有734個標準I/O和71個低壓差分訊號（LVDS）通道。 它還有20個高速收發器，支持高達6.375Gbps的資料速率。這使該架構能够支持許多高速網絡和通信匯流排標準，包括PCI Express和SerialLite II。

在PCB板設計中，用戶可以通過優化引脚來减少串擾。 訊號引脚應盡可能靠近接地引脚，以减少封裝內的環路長度，尤其是對於關鍵的高速I/O。 在高速系統中，串擾的主要來源是封裝內訊號路徑之間的電感耦合。 當輸出轉換時，訊號必須找到通過電源/接地平面的返回路徑。 回路中的電流變化會產生磁場，從而在回路附近的其他I/O引脚上產生雜訊。 當輸出同時轉換時，這種情況會加劇。 因為圓圈越小，電感就越小，所以電源或接地引脚靠近每個高速訊號引脚的封裝可以最大限度地减少串擾對附近I/O引脚的影響。 為了降低板的成本並提高所有訊號路徑的系統信號完整性，需要仔細設計和構造板資料、層數（堆疊）和佈局。 從FPGA向電路板或電路板周圍發送數百個訊號是一項艱巨的任務，需要使用EDA工具來優化引脚和晶片佈局。 有時，稍大的FPGA封裝可以降低板成本，因為它减少了板上的層數和其他板處理限制。PCB板上的高速訊號路徑，由對中斷非常敏感的板跡線表示，例如板層和板連接器之間的過孔。 這些和其他中斷會降低訊號的邊緣速率，從而導致反射。 囙此，設計者應該避免過孔和過孔短截線。 如果過孔不可避免，則保持過孔引線盡可能短。 當路由差分訊號時，對於差分對的每個路徑使用相同結構的過孔； 這使得由通孔引起的訊號中斷處於共模。 如果可能的話，在常規過孔上使用盲過孔，或者使用反向鑽孔，因為過孔根部的損失會减少中斷。

為了提高時鐘訊號的信號完整性，應遵循以下準則：在將時鐘訊號發送到板組件之前，盡可能將其保持在單板層上； 始終使用平面作為參攷平面。 沿著與接地平面相鄰的內層發送快速邊緣訊號，以控制阻抗並降低EMI。 適當地終止時鐘訊號以最大限度地减少反射。 使用點對點時鐘跟踪。一些FPGA，如Stratix II GX系列，具有支持多種I/O標準的片上串聯終端電阻器。 這些片上電阻器可以設定為25歐姆或50歐姆單端電阻器，並支持LVTTL、LVCMOS和SSTL-18或SSTL-2單端I/O標準； 此外，100歐姆LVDS和HyperTransport輸入支持片上差分匹配電阻器。 差分收發器I/O具有可程式設計為100、120或150歐姆的片上電阻器，並且是自動校準和反射的。 使用內部電阻器代替外部設備對系統有幾個好處。 片上終端通過消除引線效應和實現傳輸線上的反射來提高信號完整性。 片上端接還最大限度地减少了所需的外部組件數量，使設計者能够使用更少的電阻器、更少的板跡線和更少的板空間。 通過這種管道，可以簡化佈局，縮短設計週期，並降低系統成本。 由於板上的組件較少，板的可靠性也得到了提高。 在電路板設計中，有幾個關於微帶線和帶狀線佈線的指南，以最大限度地减少串擾。 對於雙帶狀線路佈局，佈線在兩層內板上進行，並且兩側都有電壓基準面。 此時，相鄰層板的所有導線都使用正交佈線科技，以最大化兩個訊號層之間的介質。 資料厚度，並歸一化每個訊號層與其相鄰參攷平面之間的距離，同時保持所需的阻抗。微帶或帶狀線佈線指南的跡線間距至少為板佈線層之間介電層厚度的三倍； 使用類比工具預先類比其行為。 對於關鍵的高速網絡，使用差分拓撲而不是單端拓撲，以最大限度地减少共模雜訊的影響。 在設計限制範圍內，嘗試匹配差分訊號路徑的正極和負極引脚。 為了减少單端訊號的耦合效應，留有適當的間距（大於跡線寬度的三倍），或在不同的板層上佈線（相鄰層佈線相互正交）。 此外，使用類比工具是滿足間距要求的好方法。 儘量減少訊號終端之間的平行長度。

同時轉換雜訊、時鐘和I/O資料速率隨著輸出轉換次數的相應减少以及訊號通路放電和充電期間瞬態電流的相應新增而新增。這些電流會導致板級接地反彈，即接地電壓/Vcc的暫態上升/下降。 來自非理想電源的大瞬態電流可能導致Vcc的暫態下降（Vcc下降或下降）。 下麵給出了幾個好的電路板設計規則，以幫助减少這些同時過渡雜訊的影響。 將未使用的I/O引脚配寘為輸出，並將其驅動為低電平以减少接地反彈。最大限度地减少同時轉換輸出引脚的數量，並將它們均勻分佈在FPGA I/O部分。 當不需要高邊緣速率時，在FPGA輸出端使用低轉換速率。在多層板的接地層之間放置Vcc，以消除高速跡線對每層的影響。 將所有板層專門用於Vcc和接地，使這些平面具有電阻和電感，提供具有較低電容和雜訊的低電感源，並在與這些平面相鄰的訊號層上返回邏輯訊號。預強調，均衡fpga pcb設計

FPGA的高速收發器功能使其成為高效的可程式設計晶片上系統組件，但它們也給電路板設計者帶來了獨特的挑戰。 一個關鍵問題，尤其是與佈局有關的問題，是頻率相關的傳輸損耗，主要由趨膚效應和介電損耗引起。 當高頻訊號在導體表面（如PCB板跡線）上傳輸時，由於導線的自感，會產生趨膚效應。 這種效應减少了導線的有效傳導面積，衰减了訊號的高頻分量。 介電損耗是由層間介電材料的電容效應引起的。趨膚效應與頻率的平方根成正比，而介電損耗與頻率成正比； 囙此，介質損耗是高頻訊號衰减的主要損耗機制。資料速率越高，趨膚效應和介質損耗越嚴重。 連結上信號電平的降低對於1Gbps系統是可接受的，但對於6Gbps系統是不可接受的。

然而，如今的收發器具有發射機預加重和接收機均衡功能，以補償高頻通道失真。它們還增强了信號完整性，並減輕了跟踪長度限制。 這些訊號調節科技延長了標準FR-4資料的壽命，並支持更高的資料速率。 由於FR-4資料中的訊號衰减，當工作在6.375Gbps時，允許的跡線長度限制在幾英寸。預加重和均衡可以將其擴展到40英寸以上。 可程式設計預加重和均衡被集成到一些高性能FPGA中，如Stratix II GX器件，它允許使用FR-4資料，並放寬佈局限制，如跡線長度，降低了板成本。 預加重功能可以有效地增强訊號的高頻分量。 Stratix II GX中的4抽頭預加重電路减少了訊號分量散射（從一個比特到另一個比特的空間擴展）。 預加重電路提供500%的預加重，每個抽頭可以根據資料速率、跡線長度和連結特性優化到16個級別。 除了輸入增益級之外，該設備還允許板設計者使用16個等化器級中的任何一個來克服板損耗，從而具有17dB的均衡電平。 均衡和預加重可以在音樂會環境中使用，也可以單獨優化特定連結。 設計人員可以在系統運行時或插入背板或其他主機殼後的板卡配寘過程中更改Stratix II GX FPGA中的預加重和均衡級別。 這為系統設計者提供了將預加重和均衡級別自動設定為預定值的靈活性。 或者，這些值可以根據電路板插入主機殼或背板的插槽動態確定。印刷電路板引起的EMI問題和調試EMI與電流或電壓隨時間的變化以及電路的串聯電感成正比。 高效的電路板設計有可能最大限度地减少EMI，但不一定完全消除它。 消除“入侵者”或“熱”訊號，並在正確參攷地平面的情况下發送訊號，也有助於减少EMI，使用當今市場常見的表面安裝組件也是减少EMI的一種方法。 調試和測試複雜的高速PCB板設計變得越來越困難，因為一些傳統的板調試方法，如測試探針和“釘床”測試儀，可能不適用於這些設計。 這種新的高速設計可以利用JTAG測試工具，該工具具有FPGA可能具有的系統內程式設計和內寘自檢功能。 設計人員應使用相同的指南將JTAG測試時鐘輸入（TCK）訊號設定為系統時鐘。 此外，重要的是保持一個設備的測試數據輸出和另一個設備測試資料登錄之間的JTAG掃描鏈跟踪長度最小。

使用嵌入式高速FPGA進行成功設計需要廣泛的高速板設計實踐，以及對FPGA功能的扎實理解，如引脚、板資料和堆疊、板佈局和端接模式。 正確使用內寘收發器的預加重和均衡也很重要。 以上幾點結合起來，實現了具有穩定可製造性的可靠設計。 仔細考慮所有這些因素，再加上適當的類比和分析，可以减少PCB板原型出現意外的可能性，並有助於減輕板開發專案的壓力。