PCB新聞 - DDR PCB佈局規則

DDR PCB板 Layout rules

In the wiring of ordinary 印刷電路板, 因為訊號是低速訊號, 通常根據3W原理的基本佈線規則，根據訊號的流向進行連接, 一般來說沒有問題. 但是如果訊號在100M以上, 接線非常特殊. 由於最近部署了速度高達300M的DDR訊號, 我將詳細解釋DDR訊號的佈線原理和科技.

高速系統通常使用低壓訊號, 電壓低，擺動小, 易於提高速度和降低功耗. 最小化內阻, 例如使用電平面, 打更多的洞, 縮短接線距離, 在高壓傳輸結束時，使用電阻器對訊號進行分割，以產生較低的電壓訊號. SDRAM的訊號電壓, DDR-I, DDR-II, DDR-III低於1, 使其越來越難以穩定. 還要注意電源, 如果能源供應不足, 記憶體無法穩定工作. 信號完整性和傳輸線的概念是一個相對專業的系統知識, 這裡不再詳細描述. 現在, 即使您不理解信號完整性和傳輸線的概念, 請遵循以下一般基本規則. DDR 高速訊號板 部署後不會引起問題.

1）DDR和主控制晶片盡可能靠近。 DDR高速訊號中的所有差分訊號對的長度必須嚴格相等（允許高達50密耳的冗餘），所有訊號線和時鐘線的長度不得超過2500密耳。 嘗試0通孔。 組件層下必須有一個接地良好的接地層，所有記錄道都不能穿過接地分割槽，即從組件層穿過接地層看不到穿過訊號線的接地分割線。 在這種情況下，4億DDR基本上沒有問題。 可以盡可能多地執行其他3W、20H規則。

2）地址和命令訊號組：保持完整的接地和電源平面。 特性阻抗控制在50 60Î）。 保持訊號組和其他非DDR訊號之間的距離至少為20密耳。 組中的訊號應與DDR時鐘線的長度匹配，間隙應至少在500密耳以內。 串聯匹配電阻RS的值為0 33Î），並聯匹配電阻RT的值應為25 68Î）。 該組中的訊號不應與數據訊號組位於同一電阻器行中。

3）控制訊號組：控制訊號組的訊號最少，只有兩個訊號，時鐘啟用和晶片選擇。 仍然需要有一個完整的地平面和電源平面作為參攷。 串聯匹配電阻RS的值為0 33Î），並聯匹配終端電阻RT的值為25 68Î）。 為了防止串擾，該組中的訊號不能與數據訊號位於同一電阻器行中。

4）數據訊號組：以地平面為基準，為訊號回路提供完整的地平面。 特性阻抗控制在50 60Î）。 線寬可以與時鐘訊號寬度相同。 與其他非DDR訊號至少分離20密耳。 長度匹配以位元組通道為組織設定。 每個位元組通道中數據訊號DQ、數據選通DQ和數據遮罩訊號DM的長度差應控制在±100mil（非常重要）以內，不同位元組通道的訊號長度差應控制在500 mil以內。 與匹配的DM和DQS串聯的匹配電阻RS為0-33Î），並聯匹配終端電阻RT的值為25-68Î）。 如果電阻行用於匹配，則數據電阻行中不應有其他DDR訊號。

5）時鐘訊號：以接地層為基準，為整個時鐘回路的佈線提供完整的接地層，並為回路電流提供低阻抗路徑。 由於它是一個差分時鐘訊號，囙此在佈線之前應預先設計線寬和行距，並且應瞭解CPU的差分阻抗要求，然後應根據此約束進行佈線。 所有DDR差分時鐘訊號必須在關鍵平面上路由，以避免層間轉換。 線寬和差分間距需要確保3W原則，訊號線的單線阻抗應控制在50-60Î俎俎俎俎俎俎俎俎俎俎俎俎俎俎俎。 時鐘訊號和其他訊號之間的距離應保持至少20 mil*，以防止干擾其他訊號。 蛇形軌跡之間的間距不應小於20密耳。 串聯端子電阻的RS值為15 33Î），可選並聯端子電阻RT的值為25 68Î）。 （設計原理圖時，終端電阻值應連接到電阻）

6）去耦電容器應放置在電源部分晶片的電源引脚附近。 電源和接地應有單獨的層，以便訊號在附近以低電阻返回。 電源和接地層應盡可能穿孔，以確保電力連接足够好且暢通。

只要遵循上述規則和科技，來自佈局的DDR高速訊號就不會有問題。 在每個訊號的等長處理中，為了確保訊號線長度的允許誤差，可以故意使用長距離路徑處理，通常使用蛇形線來佈線。 我們經常看到“等長佈線”。 事實上，等長不是目的。 真正的目的是滿足設定和保持時間，相同的頻率和相位，並且採樣正確。 等長只是實現這一目的的最簡單方法，應該對線路長度進行定量分析。 在線上特性阻抗控制方面，通常需要線路的厚度，但每個電路板製造商的生產過程和介電常數不同，囙此有必要要求電路板製造商控制訊號線的特性阻抗。