集成電路基板 - 晶圓級封裝技術簡介

從晶圓上切割單個單元，然後對其進行封裝的科技幾十年來一直是封裝半導體積體電路的規範。 然而，由於高製造成本和當今模塊的RF組件不斷增加，現時主要電晶體製造商還沒有採用這種方法。 囙此，晶圓級封裝（WLP）的出現導致了低成本封裝發展的範式轉變。 WLP是在切割晶片封裝器件之前的晶片級封裝技術。

使用標準工具和工藝，WLP作為晶圓制造技術的延伸。 最終，所製造的WLP DIE將在晶片表面上具有金屬化焊盤，並且在切割晶片之前在每個焊盤上沉積焊點。 這反過來又使WLP與傳統的PCB組裝工藝相容，並允許在晶片本身上進行器件測試。 囙此，這是一種相對低成本和高效的工藝，尤其是當晶片尺寸新增和晶片DIE收縮時。 在過去的幾十年裏，晶圓的尺寸一直在新增，從直徑的4英寸、6英寸和8英寸新增到12英寸。 這導致每個晶片的DIE數量新增，從而降低了製造成本。 就電力效能而言，WLP優於其他封裝技術，因為一旦WLP器件集成到密集的RF模塊中，它就會顯著减少EM寄生耦合，因為器件和PCB之間的互連相對較短，不像某些類型的CSP科技中使用的引線鍵合互連。

WLP晶片倒裝晶片科技

倒裝晶片科技，也稱為可控折疊晶片連接（C4），是IBM在20世紀60年代開發的幾種晶片組裝科技之一。 儘管基於引線鍵合的封裝技術在硬體構建後用於實驗室調試的自由感應能力方面更為靈活，並且還提供了良好的導熱性，但在倒裝晶片封裝科技中使用焊料凸起使得封裝襯底和晶片之間的電連接提供了相對的尺寸减小、延遲减少， 以及在其輸入和輸出引脚方面的更好的隔離。 圖1顯示了基板上晶片DIE的基本結構，在晶片表面生長的Cu柱頂部有一個焊球。 焊點通常用填充模化合物封裝，以為焊點提供機械支撐。

WLP晶片級封裝

晶片級封裝（CSP）是微電子和電晶體工業中最常用的封裝方法之一。 雖然微芯片製造商已經可以使用幾種類型的CSP科技，但新類型的CSP仍在不斷出現，以滿足對支持新功能和新應用特定產品的產品的需求。 這些封裝要求可能因所需的可靠性、成本、附加功能和總體尺寸而有所不同。 顧名思義，CSP的封裝尺寸與晶片DIE尺寸大致相同，這是其主要優勢之一。 通過採用WLP制造技術，CSP正在不斷發展，以實現盡可能小的封裝管芯尺寸比。 如圖2所示，封裝中的球栅陣列（BGA）型CSP允許多種互連，同時簡化了PCB佈線，提高了PCB組裝輸送量並降低了製造成本。

其他封裝技術

還有其他幾種形式的集成IC封裝，允許無縫集成到應用程序定制的模塊封裝中。 四平面封裝（QFP）是最早的表面安裝IC封裝技術之一，其中封裝的結構由四個側面組成，帶有擴展的互連引線，如圖3（a）所示。 凸起的引線連接到封裝框架，以在引線和晶片DIE金屬之間形成金屬-絕緣體-金屬（MIM）型電容器，該電容器可用作匹配元件。 該科技適用於毫米尺寸的IC，其中封裝中的週邊引脚的數量可以達到100個以上。 根據所用資料的不同，這種類型的封裝有幾種衍生物，如陶瓷四方扁平封裝、薄四方扁平封裝，塑膠四方扁平封裝（塑膠四方扁平包）和金屬四方扁平包（MQFP）。 QFN，Quad Flat No Lead，如圖所示。3（b）是幾種表面安裝封裝技術之一，由扁平的銅引線框架和用作散熱器傳熱墊的塑膠封裝形成。 引線接合也可用於互連，由於接合線不僅是導體，也是電感器，囙此它們通常會影響這種封裝技術下器件的效能，除非將其視為整體設計的一部分。 儘管QFN是由四個側面組成的互連，但雙平面無引線引線（DFN）也已經出現並形成互連平面引線的兩側。