電路設計 - PCB設計和佈線技能4個問答

在裡面 PCB設計 技能： PCB設計 佈線技巧問答, 我們引入了理論衝突, 解决信號完整性問題, 和高速差分訊號接線. 繼續更新以下內容.

1、問題：為了提高抗干擾效能，除了將類比地和數位地分開，只在電源的一點連接外，還加厚了地線和電源線，希望能給大家一些好的意見和建議！

答：除了接地隔離外，還要注意類比電路部分的電源。 如果電源與數位電路共亯，則最好添加濾波電路。 此外，數位信號和類比信號不應交錯，尤其不應穿過分割的地面（護城河）。

PCB設計技能：PCB設計和佈線技能測驗

2、關於高速PCB設計中訊號層空白區域的銅接地問題

問題：在 高速PCB 設計, 訊號層的空白區域可以鍍銅. 所以, 多個訊號層的銅應否接地, 或一半接地，一半供電?

答：一般來說，空白區域的大部分銅塗層是接地。 在高速訊號線附近使用銅線時，只需注意銅線與訊號線之間的距離，因為使用銅線會稍微降低軌跡的特性阻抗。 還要注意不要影響其層的特性阻抗，例如在雙帶狀線的結構中。

3、高速訊號線的匹配問題

問題：在高速板（如p4主機板）的佈局中，為什麼需要匹配高速訊號線（如cpu數據和地址訊號線）？ 滯後）由哪些因素决定？

答：軌跡特性阻抗匹配的主要原因是避免高速傳輸線效應引起的反射影響信號完整性和飛行時間。 換句話說，如果不匹配，訊號將被反射以影響其質量。 所有記錄道的長度範圍根據定時要求設定。 影響訊號延遲時間的因素很多，而軌跡長度只是其中之一。 P4要求某些訊號線的長度應在一定範圍內。 它是根據訊號使用的傳輸模式（公共時鐘或源同步）計算的定時裕度，並分配了軌跡長度的一部分允許誤差。

4、問題：在正常情况下，高密度印製板上的測試點能否由軟件自動生成，以滿足批量生產的測試要求？ 添加測試點會影響高速訊號的質量嗎？

答：一般, 軟件自動生成的測試點是否滿足測試要求取決於添加測試點的規範是否滿足測試設備的要求. 此外, 如果 PCB軌跡 過於密集，添加測試點的規範相對嚴格, 可能無法自動將測試點添加到線路的每個段. 當然, 您需要手動填寫要測試的位置. 它是否會影響訊號質量取決於添加測試點的方法以及訊號的速度. 大體上, additional test points (not using the existing via or DIP pin as test points) may be added to the line or pulled out a short line from the line. 前者相當於在線路上添加一個小電容器, 而後者是一個額外的分支. 這兩種情况或多或少都會影響高速訊號, 影響的程度與訊號的頻率速度和訊號的邊緣速率有關. 通過類比可以知道衝擊的大小. 原則上, 測試點越小, 更好 (of course, it must meet the requirements of the test tool) the shorter the branch, the better.