PCB 기술 - 고속 PCB에 등장 케이블이 필요한 이유는 무엇입니까?

고속 PCB에 등장 케이블이 필요한 이유는 무엇입니까?고속 신호의 효과적인 설정과 유지 관리 창은 상대적으로 작다.데이터와 제어 신호를 유효한 창 내에 유지하기 위해 데이터, 시계 또는 데이터 간, 그리고 제어 신호 간의 흔적 길이 차이는 매우 작다.특정 허용 편차는 시간 지연을 계산하여 얻을 수 있습니다. 사실, 일반적으로 시간 논리 신호는 설정 시간과 유지 시간을 충족하고 일정한 여유를 가져야합니다.이 조건만 충족된다면 신호의 길이는 엄격하게 같지 않을 수도 있다.그러나 실제로 DDR2, DDR3, FSB와 같은 고속 신호의 경우 설계 과정에서 타이밍이 설정 시간과 유지 시간 요구 사항을 충족하는지 알 수 없습니다 (칩의 내부 배선과 용량을 포함한 영향 요소가 너무 많음).부하로 인한 지연 차이를 고려해야 하며 계산을 통해 실제 값을 추정하기 어렵습니다.) 칩 내부에 제어 가능한 지연 장치 (지연은 레지스터에 의해 제어됩니다.) 를 설정하고 레지스터의 값을 스캔하여 다양한 지연을 시도해야 합니다.또한 신호를 관찰하여 (파형을 직접 관찰하고 설정 및 유지 시간을 측정) 지연 값을 결정하여 설정 시간 및 유지 시간 요구 사항을 충족시킵니다.그러나 일반적으로 하나 이상의 신호선에서만 동일한 유형의 신호가 관찰됩니다.모든 신호가 시퀀스 요구를 충족시키기 위해서는 같은 유형의 신호선의 길이가 엄격하게 동일하도록 규정할 필요가 있다.

이상은 고속 병렬 신호입니다.고속 직렬 신호의 경우 이들이 타이밍이면 클럭과 직렬 데이터도 시간 설정과 유지를 충족해야 하기 때문에 길이도 제어해야 한다. 일부 고속 직렬 신호에는 클럭이 있지만 이 클럭은 데이터를 잠그는 데 사용되는 것이 아니라 주파수가 낮은 참조 클럭이다.그리고 데이터와 시계의 기울기, 그리고 여러 채널 사이의 데이터는 훨씬 느슨할 수 있으며 엄격하게 기다릴 필요가 없다.수신 칩은 각 채널의 시작 비트를 정확하게 찾고 PLL 배율 및 위상 이동을 사용하여 데이터를 잠글 수 있기 때문에 길습니다.예를 들어, TMDS 신호의 경우 직렬 데이터의 차등 쌍의 길이는 엄격하게 같아야 하지만 데이터 사이의 편향은 클럭 주기의 +/-20% 로 완화됩니다.그러나 불필요한 문제를 피하기 위해 일반적으로 TMDS와 PCI-E와 같은 직렬 신호는 채널 간에 같은 길이를 가져야 하지만 허용 편차는 200ps 또는 그 이상과 같이 상대적으로 클 수 있습니다.

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