PCB 뉴스 - 하드웨어 레이아웃 경험

클럭 케이블 연결

1. 시계 없이 표층 경로설정 또는 경로설정 길이 = <500mil(키 시계 표층 경로설정 = <200mil);또한 완전한 접지 평면을 사용하여 회류해야 하며 다리는 교차 분할되거나 교차 분할되지 않습니다.

2. 결정 발진기와 시계 구동 회로 영역의 TOP 층을 통과하는 다른 배선이 없다;(이것은 때때로 만족하기 어렵다.)

3. 신호선 주변의 다른 신호선을 피하고 필요시 3W 원칙(두 선의 중심거리는 선폭의 3배)을 충족한다.일반적으로 데이터 케이블이나 주소 케이블을 배치할 때는 이 점을 고려하지 않습니다.그리고 타이밍에 주목합니다 (길이가 같음).

4.가능한 경우 동력층은 20h원칙을 최대한 만족시켜야 한다: 즉 동력층 경계는 내수축판이 지면 경계에 비해 두께가 20배이다.

**20H 규칙: 전원층과 접지층 사이의 전장이 변화하기 때문에 전자기 간섭은 판의 가장자리에서 밖으로 복사된다.그것은 가장자리 효과라고 불린다.전력층은 축전되어 전장이 접지층 내에서만 전도되도록 할 수 있다.H(전원과 바닥 사이의 매체 두께) 단위로 20H로 축소하면 전장의 70%가 접지 가장자리에 제한될 수 있다.수축률이 100H이면 전장의 98%를 제한할 수 있습니다.

5. 서로 다른 주파수 시계 사이의 3W 원리를 만족시킨다

**3W 규칙: 선 사이의 간섭을 줄이기 위해서는 선 간격이 충분히 커야 합니다.선 중심 거리가 선폭의 3배 이상이면 상호 간섭 없이 70% 의 전장을 유지할 수 있는데, 이를 3W 규칙이라고 한다.상호 간섭 없이 98% 의 전장을 구현하려면 10W 규칙을 사용할 수 있습니다.

6. 시계 신호 레이어가 변경되고 환류 참조 평면도 변경될 때 접지 구멍은 일반적으로 시계선 레이어가 변경된 구멍 옆에 배치됩니다.

7. 클럭 케이블과 I/O 인터페이스 및 핸들 사이의 거리 > = 1000mil.

8. 시계선이 인접한 평면층에 경로설정된 길이는 <=1000mil입니다.

9. 다중 부하 시계 구조는 가능한 한 별 모양을 사용해야 한다.실제 구현에서는 다중 로드 포인트의 중심까지 이동할 때 일반적으로 등장 포크 방법을 사용합니다.

10.SDRAM 경로설정에서 SDCLK와 DATA의 길이 차이<=800mil.

11.벨트 선 (중간 레이어 경로설정) 의 일반적인 전송 속도는 180ps/인치, 마이크로 밴드 선 (표면 경로설정) 은 140ps/인치입니다.

인터페이스 연결 요구 사항:

1. 차분포선 규칙: 평행 등거리, 같은 층, 같은 길이.

2. 인터페이스 변압기와 인터페이스 커넥터 사이의 네트워크 길이는 1000mil 미만입니다.

3. 세그먼트의 재설정 선에 브리지 조치를 추가합니다.

4. 인터페이스 회로의 연결은 먼저 보호하고 후에 필터를 하는 원칙을 따라야 한다.

5.인터페이스 변압기, 광 결합 등 1차와 2차 격리 부품은 서로 격리되어 있으며, 인접 평면 등 결합 경로가 존재하지 않으며, 상응하는 참조 평면에 대한 격리 폭은 100mil보다 크다.

판재 적재:

1. 컴포넌트 레이어의 인접 레이어는 부품 차폐 레이어와 고정 레이어 경로설정에 사용되는 참조 평면을 제공하는 접지 평면입니다.

2. 모든 신호층은 가능한 한 지평면에 접근한다.

3. 직접 인접한 2개의 신호층을 최대한 피한다.

4.기본 전원 공급 장치는 가능한 한 가까이 있습니다.

5. 층압 구조의 대칭성을 고려한다.

기타 연결 고려 사항:

1. 전원 공급 장치 계층과 접지 계층 사이의 EMC 환경은 열악하므로 간섭에 민감한 신호를 배치하지 않아야 합니다.

2. 신호선에 직각이 있어서는 안 된다.

3.경로설정은 교차 분할을 피하기 위해 평면에 최대한 가깝습니다.세그먼트를 넘나들거나 전원 접지 평면에 접근할 수 없는 경우 이러한 조건은 저속 신호선에만 존재할 수 있습니다.

PCB 설계 기술에 대한 질문

1.EMC 테스트에서 클럭 신호의 고조파 기준치 초과가 매우 심각하지만 디커플링 콘덴서가 전원 핀에 연결되어 있음을 발견했습니다.PCB 설계에서 전자기 복사를 억제하기 위해 주의해야 할 점은 무엇입니까?

전자기 호환성의 세 가지 요소는 방사선, 전파 경로, 피해자이다.전파 경로는 공간 복사 전파와 케이블 전도로 나뉜다.그러므로 고조파를 억제하려면 우선 고조파의 전파방식을 보아야 한다.전원 분리는 전도 모드의 전파 문제를 해결하기 위한 것이다.또한 필요한 일치 및 차단이 필요합니다.

2. 여러 장치(최대 4, 5개) 장치(FLASH, SDRAM, 기타 주변 장치...)를 구동하는 버스 그룹(주소, 데이터, 명령)의 경우 PCB를 경로설정할 때 어떤 방법을 사용합니까?

포선 토폴로지가 신호의 완전성에 미치는 영향은 주로 각 노드의 신호 도착 시간이 일치하지 않고 반사 신호도 동시에 어느 노드에 도달하여 신호의 질이 악화되는 데 나타난다.일반적으로 별 토폴로지에서는 여러 개의 동일한 길이의 짧은 절단선을 제어하여 신호 전송과 반사 지연을 일치시켜 더 나은 신호 품질을 얻을 수 있습니다.

토폴로지 구조를 사용하기 전에 신호 토폴로지 노드의 상황, 실제 작업 원리와 배선의 난이도를 고려해야 한다.서로 다른 버퍼가 신호 반사에 미치는 영향이 일치하지 않기 때문에 성형 토폴로지는 flash와 sdram에 연결된 데이터 주소 버스의 지연을 해결할 수 없어 신호의 질을 확보할 수 없다.다른 한편으로 고속신호는 일반적으로 dsp와 sdram 사이의 통신에 대해 flash가 로드되는 속도가 높지 않기 때문에 고속시뮬레이션에서 실제 고속신호가 효과적으로 작동하는 노드의 파형만 확보하면 되고 flash의 파형에 관심을 가질 필요가 없다.별 모양 토폴로지와 데이지 체인 등 토폴로지를 비교했다.다시 말해서, 특히 많은 데이터 주소 신호가 별 토폴로지를 사용할 때 케이블 연결이 더 어렵습니다.

3.PCB 설계에서 지선은 일반적으로 보호지와 신호지로 나뉜다;전원 접지는 디지털 접지와 아날로그 접지로 나뉜다.왜 접지선을 분리해야 합니까?

접지를 나누는 목적은 주로 EMC의 고려에서 비롯된 것으로, 전원 디지털 부분과 접지의 소음이 다른 신호, 특히 전도 경로를 통한 아날로그 신호를 방해할 수 있다는 우려가 있다.신호 및 보호 접지에 대한 구분은 EMC에서 ESD 정전기 방전에 대한 고려가 우리 삶에서 피뢰침 접지의 역할과 유사하기 때문입니다.네가 어떻게 구분하든지 간에 결국 한 뙈기의 땅밖에 없다.소음 발사 방법이 다를 뿐이야.

4. 클럭을 만들 때 지선 실드를 양쪽에 추가해야 합니까?

차폐 지선을 추가할지 여부는 보드의 인터럽트/EMI 상황에 따라 다르며, 차폐 지선이 제대로 처리되지 않으면 상황이 더 나빠질 수 있습니다.

5.powerPCB를 사용하여 4 레이어의 레이어 수를 설정하려면 어떻게 해야 합니까?

도면층 정의를 다음과 같이 설정할 수 있습니다.

1: 평면 + 어셈블리 없음 (상단 경로)

2: 캠 평면 또는 분리/블렌드(GND)

3: 캠 평면 또는 분리/블렌드 (동력)

4: 평면 + 부품 없음 (단면 부품을 평면 + 경로 없음으로 정의할 수 있는 경우)

SDRAM 원리 설계 및 레이아웃 규칙

기존 SDRAM 인터페이스 회로와 비교하여등록된 SDARM 회로는 회로 전기 매개변수에 대한 설계 구속이 상대적으로 느슨하여 설계 시 기본 제어 칩의 구동 능력을 기본적으로 고려할 필요가 없다;그러나 SDRAM을 등록하는 것도 속도가 더 높은 인터페이스 회로이기 때문에 회로 설계도 일정한 규칙을 따라 회로 설계의 신뢰성과 안정성을 보장해야 한다.

(1) 설계 원칙 규칙

위상 조절 콘덴서는 각 칩의 시계 입력 단자에 설계되었으며, 용량 값은 측정 데이터에 따라 조절 할 수있는 10pF로 설정 될 수 있습니다.

2.각 SDRAM 칩의 데이터 핀에 각각 직렬 일치 저항기를 설계합니다.일치 저항 값은 l0으로 설정할 수 있습니다.

3. 각 잠금 메모리 칩의 잠금 메모리 시계는 시계 확장 회로의 다른 출력 시계를 사용합니다.

4. 각 SDRAM 칩의 입력 시계는 클럭 확장 회로의 다른 출력 시계를 사용합니다.

5.클럭 확장 칩의 클럭 출력 핀은 직렬 연결 일치 저항기로 설계되었습니다.일치 저항 값은 l0으로 설정할 수 있습니다.

6. 잠금 메모리 칩의 출력단은 일치하는 저항과 직렬로 연결되도록 설계되었다.일치 저항 값은 lO 섬으로 설정할 수 있습니다.

(2) 연결 규칙

1. SDRAM 데이터 케이블: MPC824l에서 동일한 SDRAM 칩으로의 데이터 신호 배선은 길이가 같으며 길이 오차는 ±5% 이내로 제어해야 한다.

2. SDRAM 주소/제어선: 칩 잠금을 동일한 SDRAM에 저장

칩의 주소/제어 신호 라우팅은 같은 길이로 제어해야 하며 길이 오차는 ±5% 이내로 제어해야 한다.

3.시계 확장 회로에서 잠금 메모리 칩으로 출력되는 양방향 잠금 메모리 시계의 배선은 같은 길이로 제어해야 하며 길이 오차는 ± l.27mm 이내로 제어해야 한다.

4.클럭 확장 회로가 SDRAM 칩으로 출력되는 4채널 클럭은 길이 오차가 ±l.27mm 이내로 제어되는 등장 제어가 필요합니다.

5.잠금 메모리 칩에서 SDRAM 칩까지의 주소/제어 신호의 길이는 시계 확장 회로에서 해당 SDRAM 칩까지의 시계 궤적의 길이와 거의 같으며 길이 오차는 ±5% 이내로 제어됩니다.

6. 클럭 확장 회로 피드백 클럭 트랙의 길이는 클럭 확장 회로에서 SDRAM 칩까지의 평균 트랙의 길이와 거의 같으며 길이 오차는 ±10% 이내로 제어됩니다.

7.MPC824l와 SDRAM 칩 사이의 데이터 라인, 주소 라인, 제어 라인 및 시계 라인의 길이는 기본적으로 동일하며 길이 오차는 ±10% 이내로 제어됩니다.

(3) 레이아웃 규칙

1.모든 위상 조정 콘덴서는 수신 포트에 가까운 위치에 배치됩니다.

2.모든 시계 직렬 일치 저항기는 컨베이어 근처에 배치됩니다.

3. SDRAM 칩의 데이터 핀의 직렬 일치 저항은 SDRAM 칩과 가깝다.

4. 잠금 메모리 칩의 출력 단자의 직렬 일치 저항은 출력 단자에 가깝게 배치됩니다.

(4) 기타 설계 규칙

1.각 컨덕터는 임피던스에 의해 제어되어야 합니다.즉, 단일 컨덕터는 50섬 임피던스에 의해 제어됩니다.

2.칩의 전원 핀에는 0.1 ° F의 접합 콘덴서를 장착해야합니다.원칙적으로 각 전원 핀에는 접합 콘덴서를 설계하고 가능한 한 전원 핀에 접근해야합니다.

3.완전한 계층과 권력층, 적어도 하나의 완전한 계층을 보장해야 한다.

4.시계 신호는 EMI를 줄이기 위해 가능한 한 많은 내부 계층으로 들어갑니다.

(5) PCB 설계 디버깅

상술한 규칙에 따라 설계된 하드웨어 회로는 일반적으로 위상을 약간 조정하여 콘덴서 값을 조정하기만 하면 100MHz SDRAM 시계에서 안정적으로 작동할 수 있다.위상 조절 커패시터 값의 범위는 일반적으로 5~15pF입니다.타이밍 매개변수의 여유가 충분하면 위상 조정 콘덴서를 용접하지 않고

이상은 하드웨어 레이아웃 경험 소개이며, Ipcb는 PCB 제조업체와 PCB 제조 기술도 제공한다