정밀 PCB 제조, 고주파 PCB, 고속 PCB, 표준 PCB, 다중 계층 PCB 및 PCB 조립.
클럭 회로 PCB 경로설정의 일반적인 요구 사항은 다음과 같습니다.
1. 클럭 라인은 EMC에 가장 큰 영향을 미치는 요소 중 하나이므로 클럭 라인에 구멍이 덜 뚫려야 합니다.다른 신호선과 평행하게 운행하지 않도록 하고 일반 신호선에서 멀리 떨어져 신호선과 방해하지 않도록 한다.
2. PCB 보드의 전원을 피하고 전원과 시계의 상호 간섭을 방지합니다.
3. 회로 기판에 서로 다른 주파수의 시계를 여러 개 사용할 때 서로 다른 주파수의 두 시계선은 나란히 운행할 수 없다.배전망의 회로 구조는 그림 8-6과 같다. 이 회로는 단일 시계 소스를 사용하며 버퍼를 구동하여 시계 신호를 N개의 원격 목적지에 분배한다.
거미 모양의 시계 분포망은 항상 분포할 수 있다.스파이더 클럭 분포 네트워크는 다음 사항에 유의해야 합니다.
1. 구동 버퍼 회로의 총 부하는 R/N이다. 예를 들어 50μ의 전송선, 두 다리의 거미줄을 사용할 때 드라이브 끝의 총 부하는 25μ이다.이렇게 낮은 부하를 구동할 수 있는 구동 버퍼는 많지 않다.
2.더 많은"거미 다리"를 구동하기 위해서는 더 강력한 시계 드라이브가 필요합니다.한 가지 간단한 방법은 두 개 이상의 드라이브의 출력을 병렬로 연결하여 하나의 고출력 드라이브를 형성하는 것이다.
TTL 회로의 클럭 신호에 필요한 총 구동 전력은 ECL 회로의 25배입니다.
분기 클럭 할당 네트워크 분기 클럭 할당 네트워크가 있는 회로 구조입니다.이 회로는 단일 클럭 소스를 사용하며 구동 버퍼 및 저임피던스 클럭 할당선을 통해 클럭 신호를 N개의 입력 포트에 분기로 할당합니다.당시 종신호가 매 입력단을 통과할 때 그 상승시간이 연장되였고 또 작은 반사펄스가 발생하여 선로를 따라 원극으로 전파되였다.
반사 펄스는 입력 신호의 도수로서 수신을 방해할 수 있다.반사 펄스의 폭을 줄이기 위해 다음 방법을 사용할 수 있습니다.
1. 드라이브의 상승 속도를 낮추면 반사 펄스의 폭을 줄일 수 있다.드라이브 속도는 클럭 기울기 요구 사항을 충족합니다.
2.각 분기의 용량을 줄입니다.다중 분기 버스에서 분기 커패시터는 클럭 수신기의 입력 커패시터, 커넥터의 기생 커패시터 및 클럭 수신기를 연결하는 PCB 흔적선의 커패시터와 관련이 있습니다.
클럭 분배선의 특성 임피던스(Zo)를 줄입니다.시계 지정선의 특성 임피던스는 형상 구조와 관련이 있습니다.50 μ 시계 선의 감도는 20 μ 시계 선 시계 지선 용량의 2.5 배입니다.분포 임피던스를 줄이면 클럭 이동이 로드 변화에 영향을 받지 않도록 방지할 수 있습니다.
다중 클럭 케이블을 사용하는 원본 포트 구조는 단일 클럭 드라이브를 사용하여 두 개의 원본 포트를 제어하는 회로입니다.원본 단자 회로의 임피던스는 단자 회로 임피던스의 두 배이며, 필요한 구동 전류는 2T 이후 0 (T는 전파 지연) 으로 떨어져 평균 전력 소비량을 낮춘다.하나는 하나의 클럭 드라이브를 사용하여 두 개의 소스 극을 제어하고 여러 개의 클럭 케이블을 사용합니다.원본 단말기 구조는 반사 펄스가 동시에 도달할 수 있도록 회선 길이가 같아야 한다;반사 펄스가 동일한 파형을 가지도록 각 끝의 부하가 같아야 합니다.원본 단말기 저항은 드라이브의 출력 저항과 관련이 있습니다.
원본 단말기 저항은 RS, 즉 원본 단말기 저항(ν◇);Zo는 구동할 회선 임피던스(ν◇);Rdrive는 드라이브의 유효한 출력 임피던스(ν◇)입니다.N은 드라이버의 수입니다.실제 공정에서는 완전 대칭이 어렵다는 점에 유의해야 한다.회선에 비대칭성이 존재하면 각 회선의 반사와 교란이 완전히 상쇄되지 않아 시스템 벨이 울립니다. 시계 회선은 특수한 교란 보호가 있습니다.
