PCB技術 - 多層プリント基板のEMI問題を解決する

EMI問題を解決する方法はたくさんあります。現代のEMI抑制方法は、EMI抑制コーティングを用いて適切なEMI抑制部品を選択することと、EMIシミュレーション設計を含む。本文は最も基本的なPCBレイアウトから着手し、EMI放射制御におけるPCB積層の役割と設計技術を討論した。

電源バス

ICの電源ピン付近に適切な容量のコンデンサを合理的に配置することで、IC出力電圧のホップ変更を高速にすることができる。しかし、問題はこれで終わらなかった。コンデンサの周波数応答特性には限界があるため、コンデンサは全周波数帯域でIC出力をきれいに駆動するために必要な高調波電力を発生することができない。また、電源母線上に形成される過渡電圧は、デカップリング経路のインダクタ上に電圧降下を形成する。これらの過渡電圧は主要なコモンモードEMI干渉源である。これらの問題はどのように解決すべきですか。

回路基板上のICについては、IC周辺の電力層は、離散コンデンサから漏れたエネルギーの一部を収集し、クリーン出力に高周波エネルギーを提供する優れた高周波コンデンサと見なすことができる。また、良好な電力層のインダクタンスは小さいはずであるため、インダクタンスによって合成された過渡信号も小さくなり、コモンモードEMIが低下する。

もちろん、電源層とIC電源ピンとの接続はできるだけ短くしなければなりません。デジタル信号の立ち上がりはますます速くなっているので、IC電源ピンがあるパッドに直接接続することが望ましいからです。これは単独で議論する必要がある。

コモンモードEMIを制御するためには、電力平面は、デカップリングを容易にし、十分に低いインダクタンスを有する必要がある。この動力平面は一対の入念に設計された動力平面でなければならない。どれだけいいのかと聞かれるかもしれません。この問題の答えは、電源の階層、階層間の材料、動作周波数（すなわちIC立ち上がり時間の関数）に依存します。一般に、電力層の間隔は6 milであり、中間層はFR 4材料であり、電力層の1平方インチ当たりの等価容量は約75 pFである。明らかに、層間隔が小さいほど、容量が大きくなる。

立ち上がり時間が100〜300 psのデバイスは多くないが、現在のIC開発速度によると、立ち上がり時間が100〜300 psの範囲のデバイスが高い割合を占めることになる。立上り時間が100〜300 psの回路では、3 mil層間隔はほとんどの用途には適用されなくなります。当時、層間隔が1ミル未満の積層技術を用い、FR 4誘電材料の代わりに高い誘電率を有する材料を用いる必要があった。現在、セラミックスとセラミックスプラスチックは100 ~ 300 psの立ち上がり時間回路の設計要件を満たすことができる。

将来的には新しい材料や新しい方法が使用される可能性がありますが、今日一般的に見られる1 ~ 3 ns立ち上がり時間回路、3 ~ 6 mil層ピッチ、FR 4誘電体材料では、通常、ハイエンド高調波を処理し、過渡信号を十分に低くするのに十分であり、つまり、コモンモードEMIを低くすることができます。本明細書で示したPCB積層設計例は、3〜6ミルの層間隔を想定する。

でんじしゃへい

信号トレースの観点から見ると、電源層または接地層に隣接しているすべての信号トレースを1つまたは複数の層に配置することが良い階層戦略であるはずです。電源については、電源層と接地層が隣接しており、電源層と地面層の間の距離ができるだけ小さい階層戦略が必要です。これが私たちが言っている「階層化」戦略です。

PCBスタック

EMIの遮断と抑制に役立つスタック戦略とは？次の階層スタック方式は、電源電流が単層上を流れ、単電圧または複数の電圧が同じ層の異なる部分に分布していると仮定しています。複数の電力層の場合については後述する。