PCB技術 - 複合信号PCB基板レイアウト設計とは

最も成功した高密度アナログレイアウトとルーティング方式のように, レイアウトは要件を満たす必要がある, そして、レイアウトとルーティング要件はバランスしなければなりません. Aのアナログ部分のために混合信号PCB基板そして、2 Vの動作電圧のローカルCPUコア, “配線前のレイアウト”を使用することは推奨されません. OC 48カード用, アナログ基準電圧及びアナログ電源バイパスコンデンサを含むDSPアナログ回路部分は、最初に相互に配線されるべきである. 配線完了後, アナログコンポーネント及び配線を有するDSP全体を、光トランシーバに十分に近接して配置し、最短配線長を完全に確保する必要がある, 高速アナログ差動信号からDSPへの屈曲とビア. 差動レイアウトとルーティングの対称性は、コモンモードノイズの影響を低減する. しかし, ルーティング前の最良のレイアウトを予測するのは難しい.

PCBレイアウトのデザインガイドラインのチップディストリビューションに相談してください。ガイドラインに従って設計する前に、それは完全に分配者のアプリケーションエンジニアと通信する必要があります。多くのチップ・ディストリビューターは、高品質のレイアウト勧告を提供することに厳しい時間制約を持っています。時には、彼らが提供するソリューションは、デバイスを使用する“最初のレベルの顧客”のために可能です。信号完全性（si）設計の分野では，新しいデバイスの信号完全性設計が特に重要である。ディストリビュータのLo - Chenhnの基本的なガイドラインによると、パッケージ内の各電源と接地ピンの特定の要件と組み合わせると、統合されたDSPとマイクロプロセッサでOC 48カードをレイアウトし、ルートを開始することができます。

高周波アナログ部の位置及び配線を決定した後、ブロック図に示すグルーピング方法に従って残りのディジタル回路を配置することができる。慎重に、以下の回路を設計することに注意してください：アナログ信号に対する感度が高いCPUのPLL電力フィルタ回路の位置ローカルCPUコア電圧調整器“ディジタル”マイクロプロセッサ用の基準電圧回路

デジタル配線のための電気および製造指針は、この時点で適切に設計に適用することができる。高速デジタルバスおよびクロック信号のシグナル完全性の上記の設計は、プロセッサバス、バランスTsおよび特定のクロック信号配線の時間遅延整合のためのいくつかの特別な配線トポロジー要件を明らかにする。しかし、あなたは知らないかもしれません、何人かの人々はまた、断定抵抗の数を増やすために、更新された提案を提出しました。

問題を解決する過程で, レイアウト段階で若干の調整をするのは当然です. しかし, 開始前 PCBレイアウト, 非常に重要なステップは、レイアウト計画に従ってデジタル部品のタイミングを確認することである. この瞬間に, 完全なDFM/ボードのDFTのレイアウトのレビューは、カードは、顧客のニーズを満たしていることを確認するのに役立ちます.

OC 48カードのデジタル配線

デジタルデバイスの電力線および混合信号DSPのデジタル部分については、デジタル配線はSMDエスケープパターンから出発しなければならない。アセンブリプロセスによって許可された最短の印刷ラインを使用します。高周波デバイスでは、電源のプリントラインは小さいインダクタンスに相当する。そして、それは電源ノイズを悪化させて、アナログおよびデジタル回路間の望ましくない結合を引き起こす。パワートレースが長いほどインダクタンスが大きくなる。

ディジタルバイパスコンデンサを用いることにより，最良のレイアウトとルーティング方式を得ることができる。要するに、必要に応じてバイパスコンデンサの位置を微調整して、デジタル信号部分とデジタル信号部分のデジタル部分とを簡単に設置して分配することができる。バイパスコンデンサをルートするために同じ「最短で最も広い跡」方法を使用してください。

電源分岐がOC 48インターフェースカード上の3.3 Vのパワープレーンのような連続的な平面を通過するとき、電源ピンとバイパスコンデンサ自体は同じ出口図を共有する必要がなく、最低のインダクタンスおよびESRバイパスが得られる。OC 48インタフェースカードなどの混合信号PCBでは、電源分岐の配線に特に注意を払う。受動的なコンポーネントの近くでさえ、カード全体にマトリックス・アレンジメントでさらなるバイパス・コンデンサを置くのを忘れないでください

電源コンセントダイアグラムが決定された後、自動配線を開始することができます。OC 48カードのATE試験接点は、論理設計の間、定義されなければなりません。ATEは、ノードの100 %に触れることを確認します。0.070インチの最小のATEテストプローブを用いてATE試験を行うためには、ビアのアンチパッドの交差によってパワープレーンが中断されないようにブレークスルーの位置を予約しなければならない。

電力およびグランドプレーンのための分割解が使用されることになっている場合、レイヤーバイアスはオープニングに平行な隣接したワイヤリングレイヤーの上で選ばれなければならない。このように、開口部周辺部において、配線の侵入を防止するために隣接する層の禁止配線領域を定義する。配線が他の層にオープンエリアを通過しなければならないならば、配線に隣接している他の層が連続的な接地層であることを確認してください。これにより、反射経路が減少する。いくつかのデジタル信号のレイアウトは、オープンパワープレーンを横切ってバイパスコンデンサを有することに適しているが、ノイズがバイパスコンデンサを介して互いに結合されるので、デジタルおよびアナログパワープレーン間のブリッジには推奨されない。

インこんごうしんごうPCB基板設計, 最新の自動ルーティングアプリケーションのいくつかは、高密度多層デジタル回路.初期配線段階で, を使うSMD出口のスペーシングを通しての0.050インチの大きなサイズ. その後の配線ステージは、ビアが互いに近接して配置されるべきである,すべてのツールが最高のレイアウト率を達成できるように.そして、最低のバイアOC 48プロセッサバスが改良スタートポロジーを使用するので, それは自動ルーティング中に最も高い優先度を持っています.