PCBニュース - 電力供給分類

1. Power
   DDR power supplies can be divided into three categories:
   
   The main power supply VDD and VDDQ,
   主電源要件はVddq = Vddである, VDDQ is for IO
   VDD is the power supply for buffer power supply, 一般的には, VDDQおよびVDDは、1つの電源に結合される. チップもVDDL, DLLに電源を供給する, そして、VDDと同じ電源を使用できます.
   電源設計時, 電圧と電流が必要条件を満たすかどうかを考慮する必要がある, 電源の電源投入順序, 電源のパワーアップ時間, と単調性.
   電源電圧要件は一般に±±5 %以内である.
   使用するチップとチップ数に応じて電流を計算する必要がある. DDRの電流は一般に比較的大きいので, 時 PCB設計, 完全な電源プレーンがピンに置かれるならば, それは最も理想的な州です, そして、エネルギー蓄積コンデンサは、電源投入時に増加する, そして、各ピンに1が追加されます. 100 NF〜10 NFの小さなコンデンサでフィルタ.

基準電源VREF,
基準電源VREFはVDDQに従う必要がある, とVREF = VDDQ/2, したがって、電源チップによって供給することができる, または、抵抗器除算器によって得られる. Vref電流は一般に小さいので, 数mAから数十mA程度, 抵抗分割器法はコストを節約し，レイアウトでより柔軟にすることができる. それはVREFピンに近い位置に配置され、密接に続く. VDDQ電圧, したがって、このメソッドは. 分圧器に使用される抵抗器は、100～10 Kであることができることに留意されたい, と1 %の精密抵抗器が必要です.
VREF基準電圧の各ピンは、10 nF点キャパシタンスフィルタ100を追加する必要がある, そして、分圧器抵抗器と並列にコンデンサを接続する方がよい.

Used for matching voltage VTT (Tracking Termination Voltage)
VTT is the power source pulled up by the matching resistor, vtt = vddq/2. DDRデザイン, トポロジーに応じて, いくつかのデザインはVTT, コントローラがDDR装置が少ないような. VTTが使われるならば, VTTの現在の要件は比較的大きい, それで、配線は銅で敷く必要がある. そして、VTTは、電源が電流を流し、電流を流し得ることを要求する. 平常に, あなたは要件を満たすためにVTTを生成するDDRのために特別に設計された電源チップを使用することができます.
Moreover, 10 nF～100 nFのコンデンサは、一般的にVTT, そして、大きなUFキャパシタは、VTT回路全体のエネルギー蓄積に必要である.
一般に, DDRデータ線は、1つのドライブ, そして、DDR 2とDDR 3の両方は、一致するためにODTを持ちます, それで、より良い信号品質を得るためにマッチングのためにVTTを引く必要はありません. しかし, アドレスと制御信号線がマルチロードされるなら, 複数のドライバがある, そして、中にODTがありません, そしてそのトポロジーはT点構造である, したがって、しばしば信号品質整合制御のためにVTTを使用する必要がある.

2. Clock
The DDR clock is a differential trace. 一般に, 端末と並列に100オームのマッチング方法を使用する. 差動トレースの差動対の制御インピーダンスは100オームである, シングルエンドラインは50オーム. なお、差動ラインは、直列マッチングを用いることもできる. 直列マッチングを使用する利点は、差動信号の立ち上がりエッジを制御できることである, EMIに一定の効果があるかもしれない.

3. Data and DQS
The DQS signal is equivalent to the reference clock of the data signal, そして、それがルーティング時にCLK信号と同じ長さに保たれる必要があります. DQSはDDR 2以下のシングルエンド信号である. DDR 2は差動信号として用いることができるか、またはシングルエンド. シングルエンド, あなたはDQSを接続する必要があります, DDR 3は、差動信号であり、100オームの差動ライン850を必要とする. 内部のODTのために, DQSは、100オームの抵抗器と並列に接続される端子を必要としない. 各々の8ビットデータ信号は、DQSシグナルのグループに対応する.
DQS信号はルーティング時に同じグループのDQS信号と同じ長さを保つ必要がある, シングルエンド50オームインピーダンスを制御する. データを書き込むとき, DQとDQSの中間は整列している, データ読み込み時, DQとDQSのエッジは整列している. DQ信号は、主に1つのドライブ, とDDR 2とDDR 3は内部のODTマッチングを持っている, したがって、一般的には、.
4. Address and Control

The address and control signal are not as fast as DQ. それらはクロックの立ち上がりエッジに基づいてサンプリングされる, それで、彼らは時計跡と同じ長さである必要があります. しかし, 複数のDDRが使用されるなら, アドレスおよび制御信号は、1つのドライブ, そして、あなたは、一致する方法が適しているかどうかに注意を払う必要があります.
5. PCB layout considerations

During PCB layout, DDRコントローラは、可能な限りDDRコントローラの近くに置かれるべきです. 各々の電源ピンは、フィルタ・コンデンサ, そして、全体の電源は、10 mF以上の大きなコンデンサを電力入口に配置する必要がある. ピンに敷設される電源のために別の層を使用する方がよい. 直列マッチング用の抵抗器は、ソース端部に最もよく配置される. 双方向信号ならば, それは均一に同じ端に置かなければなりません. 複数のドライブを持つDDRマッチング構造なら, VTTプルアップ抵抗器は最遠端部に配置する必要がある. チップレイアウトはバランスが必要であることに留意されたい. いくつかのDDRSのトポロジー構造を次の図に示します. ファースト, ワンドライブ2の場合, 木の構造に分かれている, 構造によるデイジーチェーンとハエ. フライバイは、小さなスタブとデイジーチェーン構造です. DDR 2とDDR 3のデイジー鎖構造はより適切である. 木のような構造は、2つのチップが分岐の長さを減らすためにPCBの前面と背面に取り付けられるのを許します. つ以上のドライブによるDDRトポロジーは、より複雑で、慎重なシミュレーションを必要とします.
6. PCB wiring considerations

For PCB layout, 差動トレースのためのシングルエンドトレースと100オームの50オームを使用してください.
制御差動線の等しい長さが10±10 milであることに留意されたい, そして、同じグループの線も速度要件によって異なります, 一般的に±50ミル.
制御とアドレス行, DQSライン, クロックは同じ長さ, そして、DQデータ線は同じグループのDQSラインと同じ長さを有する.
時計に注意してください, DQSと他の信号は3 W以上の距離で分離されるべきです.
グループ間の信号は、少なくとも3 Wの距離によって分離されるべきである.
同じ層に同じグループのシグナルを送るのがベストです.
ビアの数を最小にする.

7. EMI issues
Due to its fast speed and frequent access, DDRは多くのデザインでその外部干渉を考慮する必要がある. You need to pay attention to the following points when designing
The principle requires circuit modules and signals that are susceptible to interference, アナログ信号のような, 無線周波数信号, クロック信号, etc., パフォーマンス指標で必要に応じて, DDRがそれらと干渉して、指標に影響を及ぼすのを防ぐために.
DDR電源と他の影響を受けるパワーモジュールのために同じ電源を使用しないでください. 同じ電源が使われなければならないならば, インダクタの使用に注意を払う, フィルタリング及び絶縁用磁性ビーズ又はコンデンサ.
クロックとDQS信号線, 直列抵抗と並列キャパシタンスを増やすことができるいくつかの場所を予約する. EMIが標準を超えると, 信号の整合性と遅延を増加させるために信号の整合性によって許容される範囲内で、グランドに直列抵抗またはキャパシタンスを増加させる. スローダウンと外部放射を減らす.
遮蔽用, 外部放射線を遮蔽するために、金属シェルの遮蔽構造を使用してください.
地面の保全を維持するために注意を払う.

8. Test Method
Note that the bandwidth of the oscilloscope probe and the oscilloscope itself can meet the test requirements.
テストポイントは、信号の受信端に可能な限り近く選択されるべきである.
DDRシグナリングがより複雑であるので, 迅速にテストするには, デバッグ, 信号問題を解決, 我々は、単に読み取りを分離することを望む/書き込みビット. この時に, 最も一般的に使用されるアイダイアグラム解析は、DDR信号が電圧を満たしているかどうかをチェックするのを助けることである, タイミング, ジッタ条件.
トリガモード設定. ファースト, リーディング幅トリガは、読み取りを分離するために使用することができます/シグナルを書き込む. JEDEC仕様によると, 読み出しプリアンブルの幅は0である.9から1.1クロックサイクル, 書き込みプリアンブルの幅は0より大きくなるように指定される.35クロックサイクル, 上限はない. 第2のトリガ法は、読み出しを分離するためにより大きな信号振幅トリガ法を使用することである/書き込み信号. 通常, 読み出しの信号振幅/書き込み信号が異なる, したがって、我々は2つの分離を達成することができます.
信号の振幅に注意を払う, 時計の周波数, 差動時計の交点, 立ち上がりエッジが単調かどうか, オーバーシュート, etc. テスト中.
タイミングで最も重要なこと, 注意を払う最も重要なことは、セットアップ時間とホールド時間です.

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