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先進的なプロセスに加えて、先進的なパッケージはムーアの法則を継続するための重要な技術となっている。近年、2.5 D、3 D、マイクロチップなどの技術が半導体業界で話題になっている。いったい、先進的な包装はどのようにしてムーアの法則を継続する中で重要な役割を果たしているのだろうか。2.5 D、3 D、チップなどのパッケージ技術の特徴は何ですか。
人工知能（AI）、カーネットワーク、5 Gなどの応用がすでに現れており、いずれも高速計算、高速伝送、低遅延、低エネルギー消費を持つ先進的な機能チップを使用する必要がある。しかし、計算に対する需要が倍増するにつれて、ムーアの法則をどのように継続するかは半導体業界にとって挑戦である。
チップのマイクロスケールがますます困難になるにつれて、異性体集積が生まれてきた。
言い換えれば、半導体先進プロセスは7 nm、5 nm、3 nm、2 nmに発展している。そのため、トランジスタサイズは原子の物理体積限界に近づいている。電子的および物理的制約により、先進的なプロセスの削減とアップグレードを継続することがますます困難になっています。
そのため、先進的なプロセスの開発を続けるほか、半導体業界ではチップの小型化と効率性を維持するための他の方法を探している。チップのレイアウト設計はムーア法則を継続する新しいソリューションとなり、異種集積設計アーキテクチャシステム（HIDAS）の概念が生まれ、ICチップの革新的な動力となった。
異種集積とは、広義には、パッケージ、3 Dスタックなどの技術を通じて、メモリ+論理チップ、光電+電子部品などの2種類の異なるチップを集積することを指す。言い換えれば、異なるプロセスと異なる性能を有する2つのチップの集積は、異性体集積と呼ぶことができる。
アプリケーション市場がより多様化し、製品ごとにコスト、パフォーマンス、ターゲット層が異なるため、必要な異機種混在技術も異なり、市場の焦点が徐々に現れている。そのため、IC世代の工場、製造業、半導体デバイス業界はすべて異性体集積開発を投入し、2.5 D、3 Dパッケージ、チップなどの流行しているパッケージ技術は、タケノコ後の竹の芽などの異性体集積の理念に基づいている。
2.5 Dパッケージはチップ生産コストを効果的に削減する
従来、チップを統合するためには、PiP（パッケージ内）パッケージ、PoP（パッケージ上）パッケージなどのシステムレベルのパッケージ（SiP）技術が使用されていた。しかし、スマートフォン、AIoTなどの応用としては、より高い性能だけでなく、小型、低消費電力を維持する必要があり、その場合、体積を減らすためにより多くのチップを積み重ねる方法を見つけなければならない。そのため、現在のパッケージ技術は従来のSiPに加えて、3次元パッケージ技術にも発展している。
簡単に言えば、3次元パッケージは、従来のプラスチック「ワイヤーキャリア」を使用するのではなく、シリコンウェハから直接作られたシリコン中間層（シリコン中間層）を使用し、異なる機能を持ついくつかのチップをより効率的なチップに直接パッケージすることを意味する。言い換えれば、シリコンにシリコンチップを添加して、プロセスコストと物理的制約を増加させる方法で、モル法則を活力を維持する。
立体パッケージは2.5 Dと3 Dパッケージに精通しており、ここでは2.5 Dパッケージから始めます。2.5 Dパッケージとは、主な概念は、プロセッサ、メモリ、または他のチップをシリコン中間層（Silicon Interposer）上に配列し、マイクロバンプ接続により、シリコン中間層内の金属線に異なるチップの電子信号を接続できるようにすることである。次に、TSVを使用して下部金属バンプを接続し、ワイヤキャリアプレートを使用して外部金属ボールを接続して、チップ、チップとパッケージ基板の間のより緊密な相互接続を実現します。
2.5 Dと3 Dパッケージは流行の立体パッケージ技術である。（出所：ANSYS）
現在知られている2.5 Dパッケージ技術は、台積電のCoWoSにすぎない。CoWoS技術の概念は、半導体チップ（例えば、プロセッサ、メモリなど）をシリコン中間層上に置き、その後、ウエハ上のチップ（CoW）のパッケージプロセスによってベース基板に接続することである。言い換えれば、チップは、まずウエハ上のチップ（CoW）のパッケージプロセスによってシリコンウエハに接続され、その後、CoWチップは基板に接続され、CoWoSに集積される。このパッケージモードを使用すると、複数のチップをパッケージ化し、シリコン中間層を介して相互接続することで、パッケージの体積が小さく、消費電力が低く、ピンが少ないという効果を実現することができます。
台積電気CoWosパッケージ技術の概念。（出所：台積電）
CoWosに加えて、扇動ウェハレベルパッケージも2.5 Dパッケージ方法に分類することができる。ファンアウトウェハレベルパッケージの原理は、必要な回路をベア半導体の端から再分布層に引き延ばしてパッケージを形成することである。そのため、積載板、電線、バンプを密封する必要がなく、これにより生産コストを30%削減することができ、チップをより薄くすることもできる。同時に、チップ面積を大幅に減らすことができます。コストの高いシリコン穿孔の代わりに、パッケージ技術を通じて異なるコンポーネントの統合を実現することもできます。
もちろん、立体包装技術は2.5 Dだけでなく、3 D包装もある。では、両者の違いは何ですか。半導体業界では3 Dパッケージが採用されていますか。
2.5 Dパッケージと比較して、3 Dパッケージの動作原理はチップ上にトランジスタ（CMOS）構造を作成し、シリコン穿孔を用いて上下の異なるチップの電子信号を接続することで、メモリや他のチップを直接垂直に積層することができる
3 Dパッケージはチップの直接スタックである。（出典：インテル）
台積電とインテル、3 Dパッケージ技術の積極的な開発
インテル（INTC）と台湾半導体（TSMC）はそれぞれ3 Dパッケージ技術を持っている。インテルは異種スタック論理を使用してオペレーションを処理し、各論理チップをスタックすることができる「Foveros」3 Dパッケージ技術を使用しています。これは、チップスタックが従来の受動シリコン媒体やスタックメモリからcpu、グラフィックス、AIプロセッサなどの効率的な論理製品に初めて拡張されたことを意味しています。以前はスタックはメモリにのみ使用されていましたが、今では異機種混在スタックはスタックメモリとコンピューティングチップの異なる組み合わせに使用されています。
また、インテルはco-EMIB、ODI、MDIOの3つの新技術を開発しています。Co-emibは、より高いコンピューティング性能と能力を接続し、2つ以上のFoverosコンポーネントを相互接続することができます。設計者はまた、シミュレータ、メモリ、その他のモジュールを非常に高い帯域幅と非常に低い消費電力で接続することができます。MODI技術は中小型チップ間の全方向相互接続通信により大きな柔軟性を提供する。トップチップはEMIB技術など他の小さなチップと通信してもよいし、Foveros技術などのシリコンスルーホール（TSV）を介して下のボトムベアチップと垂直に通信してもよい。
インテルFoverosテクノロジの概念。（出典：インテル）
この技術はまた、大型垂直貫通孔を用いて、パッケージ基板からトップベアパネルに直接電力を供給する。これらの大通孔は従来のシリコン貫通孔よりずっと大きく、より安定した電力伝送とより低い抵抗を提供している。そして、スタックによってより高い帯域幅とより低い遅延を実現します。この方法はベースチップに必要なシリコン貫通孔の数を減らし、能動素子のためにより多くの面積を空け、ヌードチップのサイズを最適化した。
一方、台積電は「3 Dマルチチップとシステム統合チップ」（SoIC）統合ソリューションを提案している。システム統合シート上のソリューションは、異なるサイズ、プロセス技術、材料の既知の良好な裸結晶を直接重ね合わせる。
台積電によると、このシステムの集積チップのバンプ密度と速度はマイクロバンプを使用した従来の3 D集積回路ソリューションの数倍であり、同時に消費電力を大幅に低減している。また、システム集積チップは、カプセル化前に2つ以上の裸結晶を接続する前処理集積ソリューションである、そのため、システム統合チップセットは同社のInFOまたはCoWoSバックエンドの先進的なパッケージ技術を利用してさらに他のチップを統合することができ、強力な「3 D*3 D」システムレベルのソリューションを構築することができる。
また、急速に成長する3 DICシステム統合ソリューションを集約し、より柔軟性を提供し、強力なオンボード相互接続を備えた強力なシステムを構築する3 DFabricを発表しました。3 DFabricには、複数の論理チップを連結したり、直列高周波幅メモリ（HBM）やアナログ、入出力、無線周波数モジュールなどの異種小チップを接続したりするのに役立つ、異なるフロントチップスタックとバックチップパッケージオプションがあります。3 DFabricは前後の3 Dソリューションを結合し、トランジスタの小型化を補充し、システムの性能と機能を絶えず向上させ、サイズと外観を減少させ、製品の発売時間を速める。
2.5 Dと3 Dを導入した後、Chipletsは半導体業界の最新の先進的なパッケージ技術の1つである。最後に、Chipletsの機能と利点を簡単に紹介します。
Chipletsを使うには3つのメリットがあります。先進的なプロセスのコストは非常に高いため、特にアナログ回路とI/Oはプロセス技術の発展に伴って縮小することがますます難しくなっている。チップは回路を独立した小さなチップに分割し、機能、プロセス技術、サイズを強化し、最終的にはプロセスの小型化の課題を克服するために集積します。また、Chipletsは既存の成熟したチップを使用して開発と検証コストを削減することもできます。
現在、多くの半導体メーカーがチップ方式で高性能製品を発売している。例えば、インテルのインテルStratix 10 GX 10 m FPGAは、より高いコンポーネント密度と容量を実現するためにチップ設計を採用しています。この製品は既存のIntel Stratix 10 FPGAアーキテクチャとIntelの先進的な組み込みマルチチップ相互接続ブリッジ（emib）技術に基づいて、emib技術を用いて2つの高密度Intel Stratix 10 GX FPGAコア論理チップと対応するI/Oユニットを集積した。AMDの第2世代epycシリーズプロセッサもそうだ。第1世代のチップ法でメモリとI/Oを結合して14 nm CPUを形成するのとは異なり、第2世代はI/Oとメモリを1つのチップに分離し、7 nm CPUを8つのチップに切断して組み合わせる。
要するに、従来は半導体プロセスの改良によりチップ効率が向上していたが、素子サイズが物理的限界に近づくにつれてチップの小型化が難しくなってきた。小型で高効率なチップ設計を維持するために、半導体業界は先進的なプロセスを開発し続けるだけでなく、チップアーキテクチャを改善し、チップを元の単層から多層スタックに転向させた。そのため、先進的なパッケージ技術もムーア法則を改善する重要な駆動力の一つとなり、半導体業界の発展傾向をリードしている。
未来の知能実験室の主な仕事は：人工知能システムのIQ評価システムを構築し、世界の人工知能IQ評価を展開する、インターネット（都市）クラウド脳研究計画を実施し、インターネット（都市）クラウド脳技術と企業地図を構築し、企業、業界、都市の知能化レベルを高めるためにサービスを提供する。
