精密PCB製造、高周波PCB、高速PCB、標準PCB、多層PCB、およびPCBアセンブリ。
以下を紹介します PCB回路基板 design of the Ethernet interface circuit:
現在使用されているネットワークインターフェースはすべてイーサネットインターフェースであり、ほとんどのプロセッサは現在イーサネットポートをサポートしています。現在，イーサネットは主に10 m，10／100 m，1000 mの3つのインタフェイスを含んでいる。10 mの用途はほとんどなく，基本的に10／100 mに置き換えられている。現在，当社の製品のethernetインタフェース方式は，ツイストペアrj 45インタフェースを中心に採用されており，基本的には産業用制御分野で使用されている。産業制御分野の特殊性のために，我々はイーサネットデバイスとpcb設計の選択において非常に洗練されている。ハードウェアの観点から，ethernetインタフェース回路は，主にmac（mediaaccess controller erer）制御と物理層インタフェイス（物理層，phy）から構成される。大部分のプロセッサはイーサネットMAC制御を含むが、物理層インタフェースを提供しないので、外部物理チップはイーサネットアクセス・チャンネルを提供するために必要である。このような複雑なインターフェース回路に直面して、ハードウェア技術者はPCB回路基板上でハードウェア回路がどのように実装されているかを知りたいと思っている。
PCB設計は基本的にレイアウトと配線である。以下に、このブロック図を使用して、イーサネットインターフェース回路のレイアウトと配線の主要なポイントを詳細に説明する。
1 .回路ポートの設計レイアウトとネットワークポートトランスの配線図。次に、イーサネット回路のレイアウト及び配線に注目すべきポイントを以下に示す。
a) The distance between the RJ45 and the transformer should be as short as possible. 水晶発振器は界面から遠く離れていなければならない, PCBエッジ その他の高周波デバイス, 痕跡または磁気部品. PHY層チップと変圧器の間の距離は、できるだけ短くなければならない, しかし、時々全体的なレイアウトを考慮するために, これは満足するのがより難しいかもしれません, しかし、それらの間の最大距離は、およそ10～12 cmです. デバイスのレイアウトの原理は、通常、信号の流れ方向に応じてそれらを配置することです, そして行かないでください。
b）phy層チップのパワーフィルタはチップの要求に従って設計される。通常、各電源端子にはデカップリングコンデンサが配置される。キャパシタは、デカップリングおよびバイパスの役割を果たすために、電源と接地面との間の共振を低減するための信号の低インピーダンス経路を提供することができるので、キャパシタ、トレース、ビア、および分離ループおよびバイパスキャパシタのパッドからなるループ領域ができるだけ小さく、リードインダクタンスができるだけ小さくなるようにする必要がある
ネットワークポートトランスのPHY層のチップ側の中央タップからのフィルタコンデンサは、最短のリード線と最小の分布インダクタンスを確保するために、変圧器ピンに可能な限り近くなければならない
ネットワークポートトランスのインターフェース側のコモンモード抵抗および高電圧コンデンサは、センター・タップの近くに置かれる。そして、ワイヤリングは短くて、厚い
変圧器の両側は接地される必要がある。すなわち、変圧器のRJ 45コネクタと二次コイルは別々の孤立グラウンドを使用し、分離領域は100ミル以上であり、この分離領域の下には電源および接地層は存在しない。このセグメンテーションプロセスは、一次側と二次側との間の分離を達成することであり、制御源からの干渉は、参照平面を通じて二次側に結合される
f）インジケータ光及び駆動信号線の電源ラインは、ループ領域を最小化するために互いに隣接してルーティングされる。インジケータ光と差動線は必要に応じて分離し、十分な距離に保つ必要がある。空間があれば、GNDで区切ることができます
g）GNDとpGNDとを接続するための抵抗とコンデンサは、グランド分割領域に配置する必要がある。
2 .イーサネット信号線は、差動対（Rx - TRACE±、TX≒±）の形である。差動線は強いコモンモード除去と強い干渉防止能力を有する。しかし、配線が不適切であるならば、それは重大な信号完全性をもたらすでしょう。性的問題。差動線の処理点を一つずつ紹介しましょう。
a）rx≠±tx tx±差動対を優先して，差動対を平行，等長，短距離に保ち，ビアとクロスを避ける。ピン分布、ビア、および配線スペースのような要因により、差動ラインの長さが不整合となり、タイミングがシフトされ、コモンモード干渉が導入され、信号品質が低下する。従って、差動対の不整合を補償してライン長を一致させる必要がある。長さ差は通常5 mil以内に制御される。補償原理は、長さ差が補償されるところです
b）速度要件が高い場合には，rx≒±txの微分インピーダンスペアのインピーダンス制御が必要となり，通常，インピーダンスは100 . 5±10 %で制御される。
差動信号終端抵抗（49.9アンペア、いくつかのPHY層チップがない場合がある）は、PHY層チップのRx≒±Tx≒ピンに近接して配置されなければならず、これは通信ケーブルにおける信号反射をより良く除去することができる
D）差動ペア上のフィルタキャパシタを対称的に配置しなければならず、そうでなければ差動モードをコモンモードに変換し、コモンモードノイズを生じさせ、高周波ノイズの良好な抑制を行うために、ルーティング時にスタブはない。
イーサネット信号線は、差動対（RX - TRACE±、TX≒±）の形である。差動線は強いコモンモード除去と強い干渉防止能力を有する。しかし、配線が不適切であるならば、それは重大な信号完全性問題を引き起こします。
変圧器がコネクタに集積されているイーサネット回路のPCBレイアウトと配線は、非集積イーサネット回路のPCBよりもずっと簡単である。
イーサネット・レイアウトと配線は、およそこれらでなければなりません. グッド PCB設計 レイアウトと配線は、回路性能を確実にするだけでなく, しかし、回路性能を改善する. 作者のレベルは限られている. それが不足したら私を直して下さい.
