Notizie PCB - Regole DDR2 DDR3 PCB LAYOUT

Alcuni netizen hanno detto che la linea dati DDR è bloccata da DQS, quindi la lunghezza dovrebbe essere mantenuta uguale. Le linee di indirizzo e controllo sono bloccate dall'orologio, quindi devono mantenere una certa relazione di lunghezza uguale con l'orologio. Generalmente, non ci sono problemi con uguale lunghezza. In termini di impedenza, in generale, DDR richiede 60 ohm e DDR2 richiede 50 ohm. Non perforare tracce per evitare discontinuità nell'impedenza. In termini di crosstalk, fintanto che la spaziatura delle linee è ampliata, uno strato di segnale è stratificato e non c'è alcun problema. Alcuni netizen hanno anche detto che hanno simulato i risultati di DDR2: l'errore di lunghezza clock-to-line è inferiore a 0,5 mm; la lunghezza massima è inferiore a 57 mm; la differenza di lunghezza tra la linea dell'orologio e la linea dell'indirizzo relativa è inferiore a 10mm.

Nine Technology ha dichiarato che sia che si tratti di utilizzare chip sulla scheda PCB o utilizzando strisce DIMM, DDR e DDRx (inclusi DDR2, DDR4, ecc.) sono relativamente difficili da leggere e scrivere con SDRAM sincrona tradizionale. Le difficoltà principali sono tre: in primo luogo, la tempistica. Poiché DDR utilizza trigger a doppio bordo e il circuito generale di sincronizzazione a singolo bordo dell'orologio, c'è una grande differenza nei calcoli di temporizzazione. Il motivo del trigger a doppio bordo del DDR è che il clock viene moltiplicato all'interno del chip. Sembra che il tasso di indirizzo dei dati sia lo stesso dell'orologio verso l'esterno. Al fine di garantire che una piccola differenza di fase di un gruppo di segnali possa essere giudicata, DDR utilizza la sincronizzazione dei pacchetti per attivare il segnale DQS sul segnale DQ dati, quindi la sincronizzazione temporale richiesta sul DDR è tra DQ e DQS, non tra dati generali e clock. Inoltre, quando si prova il tempo di volo massimo e minimo Tflight, il segnale generale viene calcolato tra il bordo del segnale che supera il livello di prova Vmeas e la soglia di decisione bassa Vinl e l'alta soglia Vinh. Il tempo di volo non tiene conto della velocità del segnale stesso. A causa del basso livello di DDR, solo un livello intermedio Vref viene utilizzato come livello di prova. Quando si calcola il tempo di installazione e il tempo di attesa, è necessario considerare la velocità di rotazione del bordo del cambio del segnale e aggiungere ulteriori extra quando si calcola il tempo di installazione e il tempo di attesa. La compensazione del tasso di rotazione. Questo valore di compensazione viene introdotto nella specifica speciale DDR o nei dati del chip. Secondo, match. DRR adotta il livello SSTL. Questo buffer speciale richiede un circuito esterno per fornire un pull-up. Il valore è di 30-50 ohm, e il livello VTT è la metà del livello alto. Questo pull-up fornirà la corrente DC per il funzionamento buffer, quindi la corrente è molto grande. Inoltre, al fine di sopprimere i riflessi, sono necessari anche la corrispondenza dell'impedenza della linea di trasmissione e la corrispondenza della resistenza di serie. Il risultato di questo è che sul segnale dati DDR, c'è una resistenza di serie di 10-22 ohm ad ogni estremità e un pull-up è vicino all'estremità DDR; per il segnale di indirizzo, una resistenza di serie è collegata all'estremità di trasmissione e un pull-up è vicino all'estremità DDR. Terzo, integrità energetica. A causa della piccola oscillazione di livello del DDR (come 2.5V per SSTL2 e 1.8V per SSTL1), richiede un'elevata stabilità della tensione di riferimento, in particolare Vref e VTT. Il loop analogico interno phase-locked è spesso utilizzato nel chip che fornisce l'orologio DDR. I requisiti di alimentazione di riferimento sono molto elevati; perché VTT fornisce grande corrente, l'impedenza dell'alimentazione elettrica deve essere abbastanza bassa e l'induttanza del cavo di alimentazione è abbastanza piccola; Inoltre, DDR funziona in modo sincrono con molti segnali, alta velocità, grave rumore di commutazione sincrona, distribuzione di energia ragionevole e buona alimentazione elettrica Il circuito di accoppiamento è molto necessario.1. CLK ha la stessa lunghezza di X, e la differenza tra il più lungo e il più corto non è più di 25mils

2. La lunghezza di DQS è Y, rispetto a CLK, Y dovrebbe essere nell'intervallo di [X-1500, X 1500mils]

3. la lunghezza di DM e DATA è Z, confrontare con il DQS di ogni gruppo, Z dovrebbe essere nell'intervallo di [Y-25,Y 25mils]

4. la lunghezza del segnale A/C (segnale di controllo e comando) è K, confrontare con CLK, K dovrebbe essere nell'intervallo di [X-1500, X 2000mils]

5. controllo di impedenza: DQ DQS DM CONTROL CLK impedenza è 55ohm -15%1. La memoria nel sistema ARM è generalmente a 32 o 16 bit ed è solitamente composta da uno o due chip di memoria. Le linee di dati possono essere suddivise in un gruppo, due gruppi o quattro gruppi. La divisione di un gruppo è: DATA0-31, DQS0-3, DQM0-3 come gruppo; Divisione dei due gruppi: DATA0-15, DQS0-1, DQM0-1 come gruppo, DATA16-31, DQS2-3, DQM2-3 come gruppo; I quattro gruppi sono divisi in un gruppo: DATA0-7, DQS0, DQM0 sono un gruppo, DATA8-15, DQS1, DQM1 sono un gruppo, DATA16-23, DQS2, DQM2 sono un gruppo, e DATA23-32, DQS3, DQM3 sono un gruppo. È diviso in diversi gruppi, che possono essere determinati in base al numero di chip e alla densità di cablaggio. Durante il cablaggio, le linee di segnale dello stesso gruppo devono essere sullo stesso livello. Il resto sono segnali di orologio, segnali di indirizzo e altri segnali di controllo. Queste linee di segnale sono un gruppo. Questo gruppo di linee di segnale dovrebbe essere instradato per quanto possibile sullo stesso livello 2. Corrispondenza isometrica. DATA0-31, DQS0-3, DQM0-3 di DDR sono tutti abbinati con uguale lunghezza, indipendentemente dal fatto che siano divisi in un gruppo, due gruppi o quattro gruppi. L'errore è controllato a 25mil. Può essere più lungo della linea di indirizzo, ma non più corto.b Il segnale di orologio, il segnale di indirizzo e altri segnali di controllo sono tutti abbinati con uguale lunghezza e l'errore è controllato a 50mil. Inoltre, se si tratta di un orologio DDR, deve essere instradato in conformità con i requisiti della linea differenziale. La lunghezza delle due linee di orologio deve essere controllata entro 2,5 mil di errore e la lunghezza disaccoppiata deve essere minimizzata. La linea dell'orologio può essere 20-50 mil più lunga dell'indirizzo e di altre linee di segnale.3. Il controllo della spaziatura deve tener conto del requisito di impedenza e della densità della traccia. Il principio di spaziatura usuale è 1W o 3W. Se c'è abbastanza spazio per il cablaggio, le linee dati possono essere instradate ad una distanza di 3W, che può ridurre un sacco di crosstalk. Se non funziona, deve essere garantita una distanza di almeno 1W. Inoltre, la distanza tra la linea dati e altre linee di segnale deve essere di almeno 3W ed è meglio se può essere più grande. La distanza tra l'orologio e le altre linee di segnale deve essere mantenuta almeno 3W e il più grande possibile. I principi 1W e 3W possono anche essere adottati per la spaziatura dell'avvolgimento e il principio 3W dovrebbe essere usato per primo.

Quanto sopra è l'introduzione delle regole DDR2 DDR3 PCB LAYOUT, Ipcb fornisce anche produttori di PCB e tecnologia di produzione PCB