Notizie PCB - I punti principali del circuito di progettazione FPGA ad alta velocità

Nel design della scheda PCB, al fine di ridurre al minimo il crosstalk, il layout delle linee di microstrip e delle linee di striscia può seguire diverse linee guida. Per il layout della linea a doppia striscia, il cablaggio viene effettuato sulla scheda interna a due strati e c'è una superficie di riferimento di tensione su entrambi i lati. In questo momento, è meglio utilizzare la tecnologia di cablaggio ortogonale per tutti i fili della scheda di strato adiacente per massimizzare la distanza tra i due strati di segnale. Lo spessore del materiale dielettrico e minimizza la distanza tra ogni strato di segnale e il suo piano di riferimento adiacente, mantenendo l'impedenza richiesta.

Linee guida per il cablaggio microstrip o stripline

La distanza di traccia è almeno tre volte lo spessore dello strato dielettrico tra gli strati di cablaggio del circuito; È meglio utilizzare uno strumento di simulazione per simulare il suo comportamento in anticipo.

Per le reti critiche ad alta velocità, utilizzare il differenziale anziché la topologia monoterminale per ridurre al minimo l'impatto del rumore in modalità comune. Entro il limite di progettazione, cercare di abbinare i pin positivi e negativi del percorso del segnale differenziale.

Ridurre l'effetto di accoppiamento dei segnali monoterminale, lasciare spazio appropriato (più di tre volte la larghezza della traccia) o instradare su diversi strati della scheda (il cablaggio dello strato adiacente è ortogonale l'uno all'altro). Inoltre, l'uso di strumenti di simulazione è anche un buon modo per soddisfare i requisiti di spaziatura.

Ridurre al minimo la lunghezza parallela tra i segnali di terminazione del segnale.

Rumore di conversione simultaneo

Quando il clock e la velocità dei dati I/O aumentano, il numero di conversioni in uscita diminuisce di conseguenza e la corrente transitoria durante il periodo di scarica e carica del percorso del segnale aumenta di conseguenza. Queste correnti possono causare il fenomeno di rimbalzo del suolo a livello della scheda, cioè, la tensione del suolo / Vcc aumenta / scende istantaneamente. La grande corrente transitoria dell'alimentatore non ideale causerà la caduta istantanea di Vcc (Vcc drop o sag). Di seguito sono riportate alcune buone regole di progettazione della scheda per contribuire a ridurre l'influenza di questi rumori di conversione simultanei.

La figura mostra il numero raccomandato di segnali, alimentatori e piani di terra quando l'I/O disponibile è pienamente utilizzato.

Configurare i pin I/O inutilizzati come pin di uscita e guidarli con bassa tensione per ridurre il rimbalzo al suolo.

Cercare di ridurre il numero di pin di uscita di conversione simultanea e renderli uniformemente distribuiti in tutta la sezione I/O FPGA.

Quando non è richiesta una velocità di taglio elevata, viene selezionata una velocità di rotazione bassa per l'uscita FPGA.

Inserire Vcc tra i piani di terra della scheda PCB multistrato per eliminare l'influenza delle tracce ad alta velocità su ogni strato.

L'utilizzo di tutti gli strati della scheda per Vcc e messa a terra minimizza la resistenza e l'induttanza di questi piani, fornendo così una sorgente a bassa induttanza con capacità e rumore inferiori e restituendo segnali logici sugli strati di segnale adiacenti a questi piani.

Pre-enfasi, equalizzazione

Le capacità di ricetrasmettitore ad alta velocità dei più avanzati FPGA li rendono componenti programmabili system-on-chip altamente efficienti, presentando al contempo sfide uniche per i progettisti di circuiti stampati. Un problema chiave, specialmente legato al layout, è la perdita di trasmissione dipendente dalla frequenza, che è causata principalmente dall'effetto cutaneo e dalla perdita dielettrica. Quando i segnali ad alta frequenza vengono trasmessi sulla superficie dei conduttori (come tracce PCB), gli effetti della pelle si verificheranno a causa dell'auto-induttanza dei fili. Questo effetto riduce l'area di conduzione effettiva del filo e indebolisce la componente ad alta frequenza del segnale. La perdita dielettrica è causata dall'effetto capacitivo del materiale dielettrico tra gli strati. L'effetto cutaneo è proporzionale alla radice quadrata della frequenza e la perdita dielettrica è proporzionale alla frequenza; Pertanto, la perdita dielettrica è il meccanismo principale di perdita di attenuazione del segnale ad alta frequenza.

Maggiore è la velocità dei dati, più grave è l'effetto cutaneo e la perdita dielettrica. Per un sistema 1Gbps, la riduzione del livello del segnale sul collegamento è accettabile, ma non è accettabile per un sistema 6Gbps. Tuttavia, i ricetrasmettitori correnti hanno funzioni di pre-enfasi del trasmettitore e equalizzazione del ricevitore per compensare la distorsione del canale ad alta frequenza. Possono anche migliorare l'integrità del segnale e allentare il limite sulla lunghezza della traccia. Queste tecnologie di condizionamento del segnale estendono la durata dei materiali standard FR-4 e possono supportare velocità di dati più elevate. A causa dell'attenuazione del segnale nel materiale FR-4, quando si lavora a 6.375Gbps, la lunghezza di traccia consentita è limitata a pochi pollici. La funzione di pre-enfasi e equalizzazione può estenderlo a più di 40 pollici.

Alcuni FPGA ad alte prestazioni integrano funzioni programmabili di pre-enfasi e equalizzazione, come i dispositivi Stratix II GX, in modo da poter utilizzare materiali FR-4, rilassare la lunghezza massima di traccia e altre restrizioni di layout e ridurre il costo della scheda PCB. La funzione di pre-enfasi può efficacemente aumentare i componenti ad alta frequenza del segnale. Il circuito di pre-enfasi a 4 tap di Stratix II GX può ridurre la dispersione dei componenti del segnale (lo spazio che si diffonde da un bit all'altro). Il circuito di pre-enfasi può fornire un massimo di 500% pre-enfasi. In base alla velocità dei dati, alla lunghezza della traccia e alle caratteristiche del collegamento, ogni rubinetto può essere ottimizzato ad un massimo di 16 livelli.

Il ricevitore Stratix II GX include uno stadio di guadagno e equalizzatore lineare per compensare l'attenuazione del segnale. Oltre alla fase di guadagno in ingresso, il dispositivo consente anche ai progettisti di schede di avere un livello massimo di equalizzazione di 17dB e può utilizzare uno qualsiasi dei 16 stadi di equalizzazione per superare il problema di perdita della scheda. Le funzioni di equalizzazione e pre-enfasi possono essere utilizzate in ambienti di concerto o utilizzate per ottimizzare individualmente collegamenti specifici.

I progettisti possono modificare le fasi di pre-enfasi e equalizzazione negli FPGA Stratix II GX mentre il sistema è in esecuzione, o quando la scheda è configurata dopo che è stata inserita in un backplane o in un altro chassis. Questo dà al progettista di sistema la flessibilità di impostare automaticamente i livelli di pre-enfasi e equalizzazione a valori predeterminati. Inoltre, a seconda dello slot del telaio o del backplane in cui è inserita la scheda, questi valori possono essere determinati dinamicamente.

Problemi EMI e debug

L'interferenza elettromagnetica causata dal circuito stampato è direttamente proporzionale al cambiamento di corrente o tensione nel tempo e all'induttanza di serie del circuito. Un design efficiente del circuito stampato può ridurre al minimo l'EMI, ma non necessariamente eliminarlo completamente. L'eliminazione dei segnali "intrusi" o "caldi" e il corretto riferimento al piano di terra per inviare segnali, possono anche contribuire a ridurre l'EMI. Infine, l'utilizzo di componenti per montaggio superficiale che sono comuni oggi sul mercato è anche un modo per ridurre l'EMI.

Il debug e il test di progetti complessi di PCB ad alta velocità sono diventati sempre più difficili, perché alcuni metodi tradizionali di debug della scheda, come sonde di prova e tester "Bed-of-nails", potrebbero non essere adatti a questi progetti. Questo nuovo tipo di progettazione ad alta velocità può fare uso degli strumenti di prova JTAG con funzioni di programmazione in-system e la funzione di auto-test integrata che FPGA possono avere. I progettisti dovrebbero utilizzare le stesse linee guida per impostare il segnale di ingresso dell'orologio di prova JTAG (TCK) dell'orologio di sistema. Inoltre, è anche molto importante ridurre al minimo la lunghezza della catena di scansione JTAG tra l'output dei dati di prova di un dispositivo e l'input dei dati di prova di un altro dispositivo.

Per utilizzare FPGA ad alta velocità incorporato per una progettazione di successo, è necessario un'ampia pratica di progettazione di schede ad alta velocità e una comprensione completa delle funzioni FPGA, come disposizione dei pin, materiali del circuito stampato e impilamento, layout del circuito stampato e modalità terminale. Anche l'uso ragionevole delle funzioni di pre-enfasi e equalizzazione del ricetrasmettitore incorporato è molto importante. I punti di cui sopra possono essere combinati per ottenere una progettazione affidabile con fabbricabilità stabile. Un'attenta considerazione di tutti questi fattori, unita a una corretta simulazione e analisi, può ridurre al minimo la possibilità di incidenti nei prototipi di circuiti stampati e contribuirà a ridurre la pressione sui progetti di sviluppo di circuiti stampati.