Technologie PCB - Pourquoi les PCB haute vitesse nécessitent - ils un câblage isométrique?

Pourquoi les PCB haute vitesse nécessitent - ils un câblage isométrique? Les fenêtres d'établissement et de maintenance efficaces des signaux à grande vitesse sont relativement petites. Pour maintenir les données et les signaux de commande à l'intérieur de la fenêtre active, les différences de longueur de trace entre les données, les horloges ou les données et entre les signaux de commande sont très faibles. L'écart admissible spécifique peut être obtenu par calcul d'un retard temporel; en effet, il arrive souvent que le signal logique temporel satisfasse à la fois au temps de réglage et au temps de maintien, avec une certaine marge. Tant que cette condition est remplie, les longueurs des signaux peuvent ne pas être strictement égales. Cependant, la réalité est que pour les signaux à haute vitesse (tels que DDR2, DDR3, FSB), il n'est pas possible de savoir au cours du processus de conception si le calendrier répond aux exigences de temps de réglage et de temps de maintien (trop de facteurs d'influence, y compris le câblage interne et la capacité de la puce). Il faut tenir compte de la différence de retard induite par la charge, il est difficile d'estimer la valeur réelle par calcul), il faut mettre en place un dispositif de retard contrôlable à l'intérieur de la puce (le retard est contrôlé par un registre), puis balayer la valeur du registre pour tenter les différents retards. La valeur du retard est déterminée en observant le signal (observation directe de la forme d'onde, mesure du temps de réglage et de maintien) pour répondre aux exigences de réglage et de maintien du temps. Cependant, le même type de signal n'est généralement observé que pour une ou plusieurs lignes de signal. Pour que tous les signaux répondent aux exigences temporelles, il est nécessaire de préciser que les lignes de signaux du même type sont toutes rigoureusement égales en longueur.

Ci - dessus est un signal parallèle à haute vitesse. Pour les signaux série haute vitesse, s'ils sont cadencés, l'horloge et les données série doivent également répondre aux exigences de réglage et de maintien du temps, de sorte que la longueur doit également être contrôlée. Bien que certains signaux série haute vitesse aient une horloge, cette horloge n'est pas utilisée pour verrouiller les données, mais une horloge de référence à une fréquence inférieure. L'inclinaison des données et de l'horloge et les données entre plusieurs canaux peuvent alors être beaucoup plus lâches et ne nécessitent pas d'attente rigoureuse. Long, car la puce réceptrice peut trouver correctement le BIT de départ de chaque canal et verrouiller les données en utilisant PLL doublage de fréquence et déphasage. Par example, pour un signal tmds, les paires différentielles de données série doivent être de longueurs strictement égales, mais le biais entre les données est assoupli à + / - 20% de la période d'horloge. Cependant, pour éviter des problèmes inutiles, les signaux série tels que tmds et PCI - E doivent en général avoir des longueurs égales entre les canaux, mais les écarts admissibles peuvent être relativement importants, par example 200 PS ou plus.