Leiterplattentechnisch - PCB Single Chip System (SOC) Design und Verarbeitung

Mit der Entwicklung der VLSI Prozesstechnik,Chipwaagen werden größer und größer, und Millionen von Schaltungen auf Gate-Ebene kann auf einem Chip integriert werden. Die Entwicklung einer Vielzahl kompatibler Prozesstechnologien kann sehr unterschiedliche Gerätetypen auf demselben Chip integrieren. Es eröffnet einen breiten technologischen Ansatz für die SystemIntegration. Wirklich Chip auf Systemebene genannt integration, Setzt nicht nur mehrere digitale Logikschaltungen mit komplexen Funktionen auf den gleichen Chip, um ein komplettes Single-Chip-Digitalsystem zu bilden, umfasst aber auch andere Arten von elektronischen Funktionsgeräten auf dem Chip., Wie analoge Geräte und dedizierter Speicher, einige Anwendungen können erweitert werden, einschließlich Hochfrequenzgeräte und sogar MEMS. Normalerweise sollte der Chip auf Systemebene digitale Systeme und analoge elektronische Geräte mindestens auf einem einzigen Chip enthalten.

Ein spezielles System ist erforderlich. Daher wird die Entwicklung von SOC-Design eine zentrale Rolle in der zukünftigen integrierten Schaltungsdesign-Industrie spielen. Dieser Artikel diskutiert die Konstruktionstechniken und Verarbeitungsmethoden, die für ein Single-Chip-System erforderlich sind, basierend auf den Eigenschaften des Systems-Level-Chips. Denn das Chipdesign auf Einzelchip-Systemebene hat gegenüber Mehrchip-Systemen größere Vorteile in Bezug auf Geschwindigkeit, Stromverbrauch und Kosten. Darüber hinaus hat die Spezifität des elektronischen Systems verschiedene Anwendungen.

1. Merkmale von System-on-Chip

Es hat die folgenden Eigenschaften: Der Chip auf Systemebene ist ein einzelner Chip, um die Integration eines vollständigen elektronischen Systems zu realisieren.

1. Große und komplexe Struktur.

Und die Schaltungsstruktur umfasst auch MPUSRA MDRA MEPROM Flash-Speicher, ADCDA C und andere analoge und Hochfrequenzschaltungen. Um die Markteinführungszeit zu verkürzen, werden Millionen Tore oder sogar Hunderte Millionen Komponenten konstruiert. Der Startpunkt des Entwurfs muss höher sein als der der gewöhnlichen ASICs, und Sie können sich nicht auf grundlegende Logik- und Schaltungseinheiten als Basiseinheiten verlassen, sondern größere Komponenten oder Module verwenden, die geistiges Eigentum genannt werden. Beim Verifizierungsverfahren sollte ein gemischtes Signal-Verifizierungsverfahren verwendet werden, bei dem digitale und analoge Schaltungen kombiniert werden. Um jedes Modul, insbesondere IP, effektiv zu testen, ist es notwendig, auf Testbarkeit zu entwerfen.

2. Hohe Geschwindigkeit und enge Timing-Beziehung.

Es bringt viele Probleme in das Design, wie die Systemtaktfrequenz bis zu Hunderten von Megabytes und die komplizierten Timing-Beziehungen innerhalb und zwischen Modulen. Wie Zeitprüfung, Low-Power-Design und Hochfrequenzeffekte wie Signalintegrität, elektromagnetische Störungen und Signalübersprache.

Im Fall von tiefen Submikron wird die Spurenverzögerung im Vergleich zur Gate-Verzögerung unverzichtbar, und die tiefe Submikron-Prozesstechnologie wird meist in Chips auf Systemebene eingesetzt. Und zum Hauptfaktor werden. Darüber hinaus erhöht die komplizierte Timing-Beziehung des Systemchips die Schwierigkeit des Timing-Matchings in der Schaltung. Das sehr kleine Line-to-Line-Moment und der Schichtabstand des tiefen Submikron-Prozesses verbessert die Signalkopplung zwischen Linien und Schichten. Neben der sehr hohen Systembetriebsfrequenz verschärfen sich elektromagnetische Störungen und Signalübersprache, was die Auslegungsüberprüfung erschwert.

2. SOC-Designtechnologie

1 Wiederverwendung des Designs

Es ist nicht möglich, ein System-on-Chip mit einer Skala von Millionen von Toren von Grund auf neu zu entwerfen. Um das Design auf einer höheren Ebene zu bauen. Es ist notwendig, mehr IP-Multiplexing-Technologie zu verwenden. Nur auf diese Weise kann das Design schnell abgeschlossen werden, den Erfolg des Designs sicherstellen und ein kostengünstiges SOC erhalten, um die Marktnachfrage zu erfüllen.

Für zukünftige Gestaltung und Nutzung. Kernkerne werden in der Regel in drei Typen unterteilt. Die Wiederverwendung des Designs basiert auf dem Kernkern (CORE), und verschiedene verifizierte Supermakro-Zellmodulschaltungen werden zu Kernkernen verarbeitet. Einer nennt man Hard Core, der mit einem bestimmten Prozess verbunden ist. Das physikalische Layout des Systems wurde durch den Filmtest überprüft. Es kann direkt durch das neue Design als spezifisches Funktionsmodul aufgerufen werden. Der zweite ist ein Soft Core, der in Hardware-Beschreibungssprache oder C-Sprache geschrieben und für die Funktionssimulation verwendet wird. Der Kern (firmcore soft core) wird auf Basis eines umfassenden Soft core mit Layoutplanung entwickelt. Derzeit beruht das Design-Wiederverwendungsverfahren zu einem großen Teil auf dem Solid Core, der die Beschreibung auf RTL-Ebene mit der spezifischen Standard-Zellbibliothek für Logik kombiniert Umfassende Optimierung, um eine Gate-Level-Netzliste zu bilden und schließlich den Hard Core zu bilden, den der Entwurf durch das Layout-Tool benötigt. Diese weiche RTL-Synthesemethode bietet eine gewisse Designflexibilität und kann mit spezifischen Anwendungen kombiniert werden, entsprechend modifizierte Beschreibung und erneut überprüft werden, um spezifische Anwendungsanforderungen zu erfüllen. Darüber hinaus kann mit der Entwicklung der Prozesstechnik die neue Bibliothek auch zur Re-Synthese, Optimierung, Platzierung und Weiterführung sowie zur Re-Verifizierung verwendet werden, um harte Kerne unter neuen Prozessbedingungen zu erhalten. Diese Methode wird verwendet, um Design-Wiederverwendung und traditionelle Modul-Design-Methoden zu erreichen. Der Wirkungsgrad kann um das 2-3-fache gesteigert werden. Daher wird die Wiederverwendung des Entwurfs vor dem 0.35um-Prozess hauptsächlich durch diese RTL-Weichkernsynthese realisiert.

Tiefer Submikron (DSM macht das System-on-Chip größer und komplexer. Diese umfassende Methode wird mit der Entwicklung der Prozesstechnologie auf neue Probleme stoßen. Denn wie der Prozess zu 0.18um oder kleiner Größe entwickelt, ist es nicht notwendig, genau zu handhaben Die Gate-Verzögerung ist die Verbindungsverzögerung. Zusätzlich zu den Hunderten von Megabytes der Taktfrequenz, die Timing-Beziehung zwischen dem Signal S ist sehr streng, so dass es schwierig ist, die weiche RTL-Synthesemethode zu verwenden, um den Zweck des Designs und der Wiederverwendung zu erreichen. System-on-Chip basierend auf dem Kernkern Design verschiebt die Designmethode vom Schaltungsdesign zum Systemdesign. Der Schwerpunkt des Designs wird sich von der heutigen Logiksynthese, Platzierung und Routing auf Gate-Ebene, Post-Simulation auf Systemebene, Software- und Hardware-Co-Simulation und physikalischem Design mit mehreren Kernen verlagern. Um die Designindustrie zu polarisieren, muss man sich dem System zuwenden, indem man IP verwendet, um leistungsstarke und hochkomplexe dedizierte Systeme zu entwerfen. Die andere besteht darin, den Kern unter dem DSM zu entwerfen und das physikalische Schichtdesign einzugeben, um die Leistung des DSM-Kerns besser und zuverlässiger zu machen. Test erfüllt.

2. Low Power Design

Es wird Dutzende von Watt oder sogar Hunderte von Watt Stromverbrauch geben. Der enorme Stromverbrauch bringt Probleme in Bezug auf Verpackung und Zuverlässigkeit. System-on-Chips arbeiten mit einer Taktfrequenz von Hunderten von Megabytes durch die Integration von mehr als einer Million Gates. Daher ist das Design der Reduzierung des Stromverbrauchs eine unvermeidliche Anforderung des Chipdesigns auf Systemebene. Im Design sollten wir beginnen, den Stromverbrauch des Chips aus vielen Aspekten zu reduzieren.

Die Verringerung der Betriebsspannung ist ein Aspekt, der Aspekt des Systemdesigns. Aber zu niedrige Betriebsspannung beeinträchtigt die Systemleistung. Die ausgereiftere Methode ist die Verwendung des Idle-Modus (Idle-Modus und niedriger Stromverbrauch Modus). Wenn es keine Aufgabe gibt, befindet sich das System im Wartezustand oder im Modus mit niedrigem Stromverbrauch mit niedriger Spannung und niedriger Taktfrequenz. Die Verwendung von programmierbarer Stromversorgung ist, um hohe Leistung und niedrigen Stromverbrauch zu erzielen. Eine effektive Methode des Energieverbrauchs.

Da die komplementäre Schaltungsstruktur an jedem Gate-Eingang ein Paar PNMOS-Transistoren aufweist, wird die traditionelle komplementäre Schaltungsstruktur so wenig wie möglich in der Schaltungskonfigurationsstruktur verwendet. Es entsteht eine große kapazitive Last. Wenn die CMOS-Schaltung funktioniert, macht der Stromverbrauch beim Laden und Entladen des Lastkapazitätsschalters mehr als 70% des Gesamtstromverbrauchs aus. Daher wird die Schaltungsstrukturkonfiguration des tiefen Submikrons meist für die Schaltungsstrukturgruppe mit geringer Lastkapazität ausgewählt. Zustand, wie Schalterlogik, Domino-Logik und NP-Logik, machen die Geschwindigkeit und den Stromverbrauch besser optimiert.

Ein System mit einer Frequenz von Hunderten von Megabytes kann nicht überall mit einer Frequenz von Hunderten von Megabytes und einem stromsparenden Logikdesign arbeiten. Low-Power-Tore können für jene Teile des Stromkreises verwendet werden, in denen die Geschwindigkeit nicht hoch oder die Fahrfähigkeit nicht groß ist, um den Stromverbrauch des Systems zu reduzieren. Daher wird der Low-Power-Optimierungsdesign in die Logiksynthese hinzugefügt, und die Einheitsschaltung mit niedrigem Stromverbrauch wird so viel wie möglich unter der Voraussetzung verwendet, die Arbeitsgeschwindigkeit der Schaltung zu erfüllen.

Fast alle MOS-Ausgangsschaltungen verwenden ein Paar komplementärer P- und NMOS-Röhren und verwenden Low-Power-Schaltungstechniken. Während des Schaltvorgangs werden zwei Geräte gleichzeitig eingeschaltet, was zu einem hohen Stromverbrauch führt. Es gibt viele Beine zum Chip auf Systemebene und die Schaltungsfrequenz ist hoch. Dieses Phänomen ist noch gravierender. Daher sollte dieses Problem im Schaltungsdesign so weit wie möglich vermieden werden. Scheint den Stromverbrauch zu reduzieren.

2. Prüfbarkeit Design Technologie

Der Kern ist tief im Chip vergraben. Der Chip auf Systemebene integriert Kern und Benutzerdefinierte Logik (UDL). Der Kern kann nicht im Voraus getestet werden. Es kann nur als Teil des Systemchips verwendet werden, nachdem der Systemchip hergestellt wurde. Tests auf Chips und Chips zur gleichen Zeit. Daher gibt es viele Schwierigkeiten bei der Chipprüfung auf Systemebene. Zunächst einmal ist der Kern die Wahl eines anderen. Der Designer des Kerns hat möglicherweise kein gutes Verständnis für den Kern und hat nicht das Wissen und die Fähigkeit, den Kern zu testen. Der Kern ist tief im Chip vergraben, und der integrierte Kerntest kann nicht durch die Methode des Testens eines einzelnen unabhängigen Kerns verarbeitet werden. Der Kern und die peripheren Testressourcen können nur durch den Zugriff auf ein bestimmtes Schaltungsmodul angeschlossen werden, eine gängige Methode Es gibt Folgendes:

Verbinden Sie das I/O Ende des Kerns direkt mit dem Lead-Out Ende des Chips, 1 parallele Direktzugriffstechnologie. Oder die Kern-I/O-Klemme und die Chip-Lead-Klemme werden von einem Multiplexer geteilt. Diese Methode wird häufig für Chips mit weniger Kernen in den Chip geklemmt oder Chips mit reichlich verfügbaren Klemmen verwendet. Der Vorteil des parallelen Direktzugangs besteht darin, dass es die unabhängige Kerntestmethode direkt verwenden kann, um den eingespannten Kern auf dem Chip zu testen.

Diese Methode besteht darin, eine Scan-Kette um die Kern-, 2-serielle Scan-Link-Eingabemethode einzurichten. Alle I/O des Kerns können indirekt an die Peripherie angeschlossen werden. Durch die Scankette kann das Testmuster an den Testpunkt übertragen werden, und das Testergebnis kann auch übertragen werden. Die Boundary Scan Technologie ist eine spezifische Zugriffsmethode. Der Vorteil des seriellen Scanverfahrens ist, dass es Lead-Out-Ports spart. 3-Zugriff auf die funktionale Testorganisation, diese Methode besteht darin, auf das Logikmodul um den Kern zuzugreifen, um Testmuster zu generieren oder zu verbreiten. Selbst-Tests auf dem Chip sind eine davon. Der On-Chip-Zugriff auf Testressourcen wird verwendet, um spezifische Kerne zu testen. Der Selbsttest reduziert die Komplexität des peripheren Zugangsmoduls und es wird lediglich eine einfache Testschnittstelle benötigt. Diese Methode kann für die meisten Speichertests verwendet werden, und die Selbsttestlogik und der Speicherkern werden zusammen entworfen.

Um sicherzustellen, dass jeder Kern korrekt ist. Cross-Core-Tests sollten auch durch die umgebenden Logikschaltungen durchgeführt werden. Ein vollständiger Chiptest auf Systemebene sollte die internen Kerntests umfassen. Ebenso wie das Testen von benutzerdefinierten Logikschaltungen. Die Aufgabe des Prüfbarkeitsentwurfs während des Chipentwurfs besteht darin, das Prüfgerät und die zu prüfende Systemebene-Schaltung durch den DFT-Testkreis zu einem einheitlichen Mechanismus zu verbinden. Der Zugangspfad jedes Kerns kann über den Multiplexer mit dem Haupt-I/O-Ende des Chips verbunden werden, der Testzugangspfad kann mit dem Chipbus verbunden werden oder die zu kontrollierenden und zu beobachtenden Testpunkte können mit der Scan-Chain verbunden werden. Bilden Sie ein einheitliches Ganzes, das vom Testgerät gesteuert werden kann.

4 Physikalische Synthese von tiefem Submikron SOC

Die Verzögerung hängt vom physikalischen Layout ab. Daher kennt die traditionelle Top-Down-Designmethode erst die Verzögerung nach Abschluss des physischen Layouts. Wenn zu diesem Zeitpunkt Timing-Fehler entdeckt werden, ist der Hauptverzögerungsfaktor die Verbindungsverzögerung aufgrund der tiefen Sub-Mikron-Zeit. Muss zum Frontend zurückkehren, das Frontend-Design ändern oder neu anordnen, diese Art von repetitivem Design von Platzierung und Routing bis hin zu Re-Synthese kann viele Male durchgeführt werden, um das Timing-Ziel zu erreichen. Mit abnehmender Objektgröße wird der Einfluss von Verbindungsleitungen größer und größer. Die traditionelle Designmethode der Logiksynthese und der getrennten Platzierung und Routing ist nicht mehr in der Lage, die Designanforderungen zu erfüllen. Die Logiksynthese und das Layout müssen enger miteinander verknüpft sein, und physikalische Synthesemethoden werden verwendet, um es Designern zu ermöglichen, sowohl funktionale Aspekte auf hoher Ebene, strukturelle Probleme und Layoutprobleme auf niedriger Ebene gleichzeitig zu berücksichtigen. Der physikalische Syntheseprozess ist in drei Phasen unterteilt: Erstplanung, RTL-Planung und Gate-Level-Planung. In der ersten Planungsphase schließen Sie zuerst das ursprüngliche Layout ab, platzieren Sie das RTL-Modul auf dem Chip und schließen Sie das I/O-Layout und die Stromleitungsplanung ab. Entsprechend der Schaltungsterminanalyse und der Verdrahtungsstaugradanalyse kann der Designer das Schaltungsmodul neu unterteilen. Durch die obere Verdrahtung erfolgt die Verdrahtung zwischen den Modulen. Und extrahieren Sie die parasitären Parameter, generieren Sie ein genaues Drahtnetzwerkmodell, bestimmen Sie die Zeitbeschränkungen jedes RTL-Moduls und bilden Sie eine umfassende Einschränkung.

Führen Sie dann das Schnelllayout durch, um eine genauere Beschreibung des RTL-Moduls zu erhalten. Und basierend auf dieser Beschreibung wird das Layout der obersten Verdrahtungs- und Stiftpositionen fein abgestimmt. Schließlich werden das Linienlastmodell jedes RTL-Moduls und die genauen umfassenden Einschränkungen jedes Moduls erhalten. Die RTL-Planungsphase besteht darin, die Fläche und das Timing des RTL-Moduls genauer zu schätzen. Überleben Sie schnell die Netzliste auf Gate-Ebene durch den RTL-Schätzer. Vervollständigen Sie die Netzliste auf Gate-Ebene, und die Planung auf Gate-Ebene besteht darin, jedes RTL-Level-Modul unabhängig und umfassend zu optimieren. Zum Schluss Ort und Route. Synthese eines Taktbaums für jedes RTL-Modul und den gesamten Chip. Es führt auch Zeitplanungs- und Überlastungsanalysen durch, und wenn Probleme gefunden werden, können lokale Änderungen vorgenommen werden. Da der physikalische Syntheseprozess eng mit der Front-End-Logiksynthese verbunden ist und die Logiksynthese auf der Grundlage von Platzierung und Routing durchgeführt wird, ist das Verzögerungsmodell genau und die Design-Iterationen sind weniger.

5. Technologie zur Überprüfung der Konstruktion

Je größer die Schaltungsskala, desto komplexer das System, desto länger ist die Verifizierungszeit. Derzeit gibt es CAD-Werkzeuge, die für verschiedene Konstruktionsfelder und Designobjekte geeignet sind. Wenn diese Werkzeuge jedoch zur Überprüfung des Chipdesigns auf Systemebene verwendet werden, muss es kombiniert werden. Die Entwurfsprüfung ist ein sehr wichtiger Teil der Entwurfsarbeit. Und in die gleiche Umgebung integriert.

Die meisten Simulationswerkzeuge werden von SPICE abgeleitet, und die analoge Schaltungssimulation erfordert Transistor-Level-Modelle. Aufgrund der Notwendigkeit, Schaltungsgleichungen zu lösen, je komplexer die Schaltung, desto länger die Simulationszeit. Die parallele Struktur wird für die numerische Berechnung verwendet und das Modell wird für die Simulation verwendet, die die Simulationsgeschwindigkeit erheblich erhöhen kann und Zehntausende von Geräteschaltungen und sogar Kernen simulieren kann. Allerdings ist es immer noch schwierig, den gesamten SOC mit einer Skala von Millionen von Gates zu simulieren. Auf der anderen Seite übersteigt die tiefe Submikron-Systemebene Chipliniennetzverzögerung die Gate-Verzögerung, und die Betriebsfrequenz beträgt Hunderte von Megabytes. Auch Störungen zwischen Signalen und Signalintegritätsanalyse sind notwendig. Sie kann durch Simulation auf Transistor-Ebene bestimmt werden. Die digitale Signalsimulation benötigt nur Logikmodell, die Simulationsgeschwindigkeit ist schnell und die Skala ist groß. Unter diesem Gesichtspunkt werden nach dem physikalischen Design die Transistoren und Verdrahtungsparameter jedes Moduls extrahiert und die Überprüfung auf Modulebene zuerst durchgeführt. Auf dieser Basis werden gemeinsame Simulationen mit Simulatoren verwendet, die mehrere verschiedene Modelle unterstützen, um Verifikationsprobleme im SOC-Design zu lösen.

Es kommen fast alle Mikroprozessoren sowie spezialisierte Software und Hardware zum Einsatz. Die Hardware und Software sind eng miteinander verbunden, aber bevor das System hergestellt wird, befindet es sich auf dem System-Level-Chip. Die Interaktion zwischen Software und Hardware ist in der Regel schwierig, einige Konstruktionsfehler genau zu erkennen und wird nicht offensichtlich sein. Um dieses Problem zu lösen, muss Hardware/Software Co-Verifikationstechnologie verwendet werden.

3. Silizium-Verarbeitungstechnologie ist ein Schlüsselfaktor für den Erfolg von Entwurf eines monolithischen Systems

Es ist auch notwendig zu entscheiden, welche Verarbeitungstechnologie verwendet werden soll. Die CMOS Digital Logic Processing Fähigkeiten verschiedener ASIC Hersteller sind nicht sehr unterschiedlich. Bei der Entwicklung eines Chips auf Systemebene, abgesehen von der Auswahl von Designwerkzeugen, Zellbibliotheken und -kerne. Aber für monolithische Systemintegration, Lei sagte:, weitere Spezialmodule müssen nach Bedarf hinzugefügt werden, was zusätzliche Maskenprozessschritte erfordert. Zum Beispiel, SRA M muss zwei Masken hinzufügen, für Flash-Speicher, es muss fünf Masken hinzufügen, für analoge Schaltungen, Es muss mindestens 2-3 Masken für Metall-Metall-Kondensatoren hinzufügen, Polykristallin-polykristalline Kondensatoren und Herstellung von Polysilicium-Widerständen. Es gibt einen großen Unterschied für diese verschiedenen Hersteller. Der Konstrukteur muss die speziellen Modulanforderungen und IP-Kernanforderungen befolgen, um einen geeigneten Verarbeitungshersteller auszuwählen, Damit der Prozess die Kernindikatoren und spezielle Modulanforderungen erfüllen kann. Wenn Sie planen, ein monolithisches Mischsignalsystem zu bauen, Sie müssen einen Hersteller wählen, um die Trennung zwischen analogen Modulverarbeitungsfunktionen und digitalen/analog genug, um die Entwurf eines monolithischen Systems Anforderungen.