PCB-Neuigkeiten - DDR PCB Layout Regeln

DDR Leeserplbeese Ladut Regels

In die Verkabelung von neinrmal Leeserplbeesen, siehes die Signal istttttttttttttttttttttttttttttttt a Niederdrehzahl Signal, es is alleegemein verbunden nach zu die Strömung Richtung von die Signal unter die GrundlegEndee Verkabelung rule von die 3W Grundsbeiz, und dort is allgemein nein Problem. Aber wenn die Signal is oben 100M, die Verkabelung is sehr insbesondere. Seit DDR Signale mil*t Drehzahlen nach oben zu 300M haben wurden Einsbeiz vor kurzem, I wird erklären die Verkabelung Grundsätze und Techniken von DDR Signale in Detail.

Hochgeschwindigkeit Systeme allgemein Verwendung Niederspannung Signale, die haben niedrig Spannung und klein Schaukel, die is einfach zu Zunahme Geschwindigkeit und Reduzieren Leistung Verbrauch. Minimieren intern Widerstund, solche als Verwendung elektrisch Flugzeuge, Stanzen mehr Löcher, Verkürzung die Verkabelung Entfernung, und Verwendung Widerstände zu teilen Signale bei die end von hoch Spannung Übertragung zu produzieren niedriger Spannung Signale. Die Signal Spannungen von SDRAM, DDR-I, DDR-II, und DDR-III sind niedriger als eine, Herstellung it zunehmend schwierig zu stabilisieren. Auch zahlen Aufmerksamkeit zu die Leistung Versorgung, wenn die Energie Versorgung is unzureichend, die Speicher wird nicht Arbeit stabil. Die Konzept von Signal Integrität und Übertragung Linie is a relbeiiv prvonessionell System Wissen, und it wird nicht be beschrieben in Detail hier. Jetzt, auch wenn you Don't verstehen die Konzept von Signal Integrität und Übertragung Linien, Bitte folgen die allgemein Grundlegende Regeln unten. Die DDR High-Speed Signal Board dalss is Einsbeiz wird nicht Ursache Probleme.

1) DDR und der HauptsteuerChip sind so nah wie möglich. Alleee unterschiedlichiellen Signalpalsind in DDR-HochgeschwindigkeitsSignalen müssen streng gleich lang sein (bis zu 50-Millionen-Redundanz ist zulässig), und die Länge aller Signalleitungen und Taktleitungen sollte 2500-Millionen nicht überschreiten. Versuchen Sie, 0-Durchgänge. Es muss eine gut geerdete Bodenschicht unter der Komponentenschicht sein, und alle Spuren können den Erdteilungsschlitz nicht überqueren, dals heißt, die Erdteilungslinie, die die Signalleitung kreuzt, kann von der Komponentenschicht durch die Malsseschicht nicht gesehen werden. In diesem Fall ist 400M DDR grundsätzlich kein Problem. Einige untere 3W, 20H Regeln können so viel wie möglich gemacht werden.

2) Adress- und BefehlsSignalgruppe: halten Sie eine vollständige Boden- und Leistungsebene aufrecht. Die charakteristische Impedanz wird bei 50～60 Ω geregelt. Halten Sie den Abstund zwischen der Signalgruppe und underen Nicht-DDR-Signalen mindestens 20 Mio. Dals Signal in der Gruppe sollte mit der Länge der DDR-Taktlinie übereinstimmen, und die Lücke sollte mindestens 500 Mio betragen. Der Wirrt des Reihenübereinstimmungswiderstunds RS ist 0～33 Ω, und der Wert des Parallelübereinstimmungswiderstunds RT RT RT RT RT sollte 25～68 Ω. Die Signale in dieser Gruppe sollten sich nicht in derselben Widerstundsreihe wie die DatenSignalgruppe befinden.

3) SteuerSignalgruppe: Die SteuerSignalgruppe hat die wenigsten Signale, mit nur zwei Signalen, Takt aktivieren und Chip auswählen. Muss immer neinch eine komplette Erdungs- und Leistungsebene als Referenz haben. Der Wert des Reihenübereinstimmungswiderstunds RS ist 0～33 Ω, und der Wert des Parallel übereinstimmenden Anschlusswiderstunds RT ist 25～68 Ω. Um Übersprechen zu verhindern, können sich die Signale dieser Gruppe nicht in derselben Widerstundsreihe wie die DatenSignale befinden.

4) DatenSignalgruppe: Nehmen Sie die Malsseebene als Referenz, um eine vollständige Malsseebene für die Signalschleife bereitzustellen. Die charakteristische Impedanz wird bei 50～60 Ω geregelt. Die Linienbreite kann die gleiche sein wie die TaktSignalbreite. Trennen Sie mindestens 20 Mio von underen Nicht-DDR-Signalen. Die Längenabgleich wird in der Einheit des Byte-Kanals festgelegt. Der Längenunterschied des DatenSignale DQ, des DatenStrobes DQS und des DatenmalskenSignale DM in jedem Bytekanal sollte innerhalb von ±100mil (sehr wichtig) gesteuert werden, und der Signallängenunterschied der verschiedenen Bytekanäle sollte innerhalb von 500 mil gesteuert werden. Der palssende Widerstund RS in Serie mit dem palssenden DM und DQS beträgt 0-33 Ω, und der Wert des Parallel palssenden Klemmenwiderstunds RT ist 25-68 Ω. Wenn die Widerstundszeile zum Abgleich verwendet wird, sollten keine underen DDR-Signale in der Datenwiderstundszeile vorhunden sein.

5) TaktSignal: Nehmen Sie die Erdungsebene als Referenz, um eine vollständige Erdungsebene für die Verdrahtung der gesamten Taktschleife bereitzustellen und einen niederohmigen Pfad für den Schleifenstrom bereitzustellen. Da es sich um ein differenzielles TaktSignal hundelt, sollten die Linienbreite und der Linienabstund vor dem Rrausing vorgezeichnet werden, und die differenziellen Impedanzanfürderungen der CPU sollten verstunden werden, und dann sollte dals Routing entsprechend dieser Einschränkung durchgeführt werden. Alle DDR-DifferenztaktSignale müssen auf der Schlüsselebene geRoutet werden, um eine Layer-zu-Layer-Konvertierung zu vermeiden. Die Linienbreite und der Differenzabstund müssen das 3W-Prinzip sicherstellen, die einzeilige Impedanz der Signalleitung sollte innerhalb 50-60 Ω, und die Differenzimpedanz sollte innerhalb 100-120 Ω gesteuert werden. Der Abstund zwischen dem TaktSignal und underen Signalen sollte mindestens 20 mil* eingehalten werden, um Interferenzen mit underen Signalen zu vermeiden. Der Abstund zwischen Serpentinenspuren sollte nicht kleiner als 20 Mio sein. Der RS-Wert des Reihenklemmenwiderstunds ist 15～33Ω, und der Wert des optionalen Parallelklemmenwiderstunds RT ist 25～68Ω. (Der Wert des Abschlusswiderstunds sollte beim Entwerfen des schematischen Diagramms mit dem Widerstund verbunden werden)

6) Der Entkopplungskondensazur sollte in der Nähe des Stromstifts des Chips im Stromversorgungsabschnitt platziert werden. Es sollten getrennt Schichten für Strom und Masse vorhunden sein, damit Signale mit geringem Widerstund in der Nähe zurückkehren können. Das Netzteil und die Erdungsschicht sollten so weit wie möglich gestanzt werden, um sicherzustellen, dass die elektrische Verbindung gut genug und entsperrt ist.

Solange die oben genannten Regeln und Techniken befolgt werden, wird es keine Probleme mit den DDR-HochgeschwindigkeitsSignalen von LAYOUT geben. Bei der Gleichlängenverarbeitung jedes Signals ist es möglich, zur Sicherstellung des zulässigen Fehlers der Signalleitungslänge bewusst die Langstreckenverarbeitung zu verwenden, in der Regel wird eine Serpentinenleitung zum Routen der Leitung verwendet. Wir sehen vont "gleiche Länge Verdrahtung". In der Tat ist gleiche Länge nicht der Zweck. Der eigentliche Zweck ist es, die Einrichtungs- und Haltezeit, die gleiche Frequenz und Phate zu erfüllen, und die Abtastung ist korrekt. Gleiche Länge ist nur der einfachste Weg, um diesen Zweck zu erreichen, und die Linienlänge sollte quantitativ analysiert werden. In Bezug auf die OnLinie-charakteristische Impedanzsteuerung sollte die Dicke der Linie im Allgemeinen erfBestellunglich sein, aber der Produktionsprozess und die dielektrische Konstante jedes Leiterplattenherstellers sind unterschiedlich, so dass es nichtwendig ist, den Leiterplattenhersteller zu bitten, die charakteristische Impedanz der Signalleitung zu steuern.