PCB科技 - 改進電路設計規則以提高可測試性

具有 這個 不斷的 改善 屬於 小型化, 組件 和 裝電線 科技 有 而且 …製造的 太棒了 發展動態, 這樣的 像 非常 集成的 微型的 集成電路s公司 打包的 在裡面 BGA.公司 貝殼, 和 這個 减少 屬於 隔熱 間距 之間 導體 到 0.5毫米. 這些 是 只是 二 示例. 這個 裝電線 設計 屬於 電子的 組件 有 一 新增的 影響 在…上 是否 這個 測驗 在裡面 這個 將來 生產 過程 可以 是 攜帶 出來 好. 在這裡 是 一些 重要的 規則 和 實際的 提示.

通過 遵守 具有 某些 法規 (可測試性DFT設計), 這個 準備 和 實施 成本 屬於 生產 測驗 可以 是 大大地 减少. 這些 法規 有 曾經 發達的 結束 這個 年. 屬於 課程, 如果 新 生產 科技 和 組成部分 科技 是 採用, 他們 必須 是 擴大 和 改編 照著. 像 這個 大小 屬於 電子的 產品 成為 更小 和 更小, 二 尤其 值得注意的 問題 有 出現： 一 是 那個 那裡 是 較少的 和 較少的 環行 節點 那個 可以 是 聯絡； 這個 另外 是 方法 喜歡 線上測試. 應用 是 受限制的. 在裡面 順序 到 解决 這些 問題, 符合的 措施 可以 是 拿 on 這個 環行 佈局, 新 測驗 方法 和 創新的 轉接器 解决 可以 是 採用. 這個 解決方案 到 這個 第二 問題 而且 涉及 製作 這個 測驗 系統 那個 是 原來 習慣於 像 一 獨立的 過程 承擔 附加的 任務. 這些 任務 包括 程式設計 記憶力 組件 通過 測驗 系統 或 實施 集成的 組成部分 自我測試 (Built-在裡面 自己 測驗, BIST公司, 內寘的 self-測驗). 正在傳輸 這些 步驟 到 這個 測驗 系統, 全面的, 它 還 創建 更多 補充 價值. 在裡面 順序 到 使生效 這些 措施 平穩地, 那裡 必須 是 符合的 注意事項 在裡面 這個 產品 研究 和 發展 階段.

1 什麼是可測試性

可測試性的含義可以理解為：測試工程師可以使用最簡單的方法來檢測某個組件的特性，看看它是否能够滿足預期的功能。 簡單地說：

測試產品是否符合技術規範的方法有多簡單？

我能以多快的速度編寫測試程式？

產品故障的綜合程度如何？

訪問測試點的方法有多簡單？

在裡面 順序 到 實現 好的 可測試性, 機動的 和 與電有關的 <一 href="一_href_0" t一rget="_bl一k" t它le="pcb 設計">設計 法規 必須 是 考慮過的. 屬於 課程, 到 實現 這個 最好的 可測試性, 你 需要 到 支付 一 某些 價格, 但是 對於 這個 全部的 過程, 它 有 一 系列 屬於 利益, 所以 它 是 一n 重要的 先決條件 對於 這個 成功的 生產 屬於 這個 產品.

2、為什麼要開發測試友好型科技

在過去，如果產品不能在以前的測試點進行測試，那麼問題只會轉移到測試點。 如果在生產測試中無法發現產品缺陷，則缺陷的識別和診斷將簡單地轉移到功能和系統測試中。

相反，今天人們試圖儘早發現缺陷。 它的優點不僅是成本低，更重要的是，今天的產品非常複雜，一些製造缺陷可能在功能測試中根本檢測不到。 例如，一些需要預裝軟件或程式設計的組件存在這樣的問題。 （如閃存或ISP：系統內可程式設計設備）。 這些組件的程式設計必須在開發階段進行規劃，測試系統也必須掌握該程式設計。

它 成本 一些 錢 到 測驗 友愛的 環行 <一 href="/tw/pcb-design.html" target="_blank" t它le="pcb 設計">設計, 然而, 它 成本 更多 到 測驗 困難的 環行 設計s. 測試 它本身 有 a 費用, 和 這個 費用 屬於 測試 新增 像 這個 數位 屬於 測驗 水准 新增； 從…起 線上的 測試 到 功能的 測試 和 系統 測試, 測試 成本 是 得到 較高的 和 較高的. 如果 你 跳過 一 屬於 這個 測驗, 這個 費用 將 是 即使 更大的. 這個 全體的 規則 是 那個 這個 係數 屬於 增長 對於 每個 附加的 數量 屬於 測驗 費用 是 10 時代. 通過 這個 測試友好型 環行 設計, 故障 可以 是 建立 早期的, 所以 那個 這個 錢 已用過的 on 這個 測試友好型 環行 設計 可以 是 迅速地 補償的.

3、檔案如何影響可測試性

只有充分利用組件開發中的完整數據，才有可能編寫出能够全面發現故障的測試程式。 在許多情况下，開發部門和測試部門之間的密切合作是必要的。 檔案對測試工程師對組件功能的理解和測試策略的製定有著無可爭議的影響。

為了避免由於缺乏檔案和對組件功能理解不足而導致的問題，測試系統製造商可以依賴根據隨機原則自動生成測試模式的軟體工具，或者依賴於非向量比較。 非向量方法只能計為一種。 一種權宜之計。

測試前的完整檔案包括零件清單、電路設計數據（主要是電腦輔助設計數據）和有關服務組件功能的詳細資訊（如資料表）。 只有掌握了所有資訊，才能編譯測試向量、定義組件故障模式或進行某些預調整。

某些機械數據也很重要，例如檢查部件是否焊接良好以及是否定位所需的數據。 最後，對於可程式設計組件，如閃存、PLD、FPGA等，如果在上次安裝時未對其進行程式設計，則必須在測試系統上對其進行程式設計，並且還必須知道相應的程式設計數據。 閃存設備的程式設計數據應完好無損。 如果快閃記憶體晶片包含16Mb它數據，它應該能够使用16Mbit，這可以防止誤解，避免地址衝突。 例如，如果使用4Mbit記憶體僅向組件提供300Kbit數據，則可能會出現這種情況。 當然，數據應該準備成流行的標準格式，如在裡面tel的十六進位或Mo到rola的記錄結構。 大多數測試系統，只要能够對fl像h或ISP組件進行程式設計，就可以解釋這些格式。 上面提到的許多資訊，其中許多對於部件製造也是必要的。 當然，可製造性和可測試性之間應該有明確的區別，因為這是一個完全不同的概念，構成了不同的前提。

4、具有良好測試性的機械接觸條件

如果不考慮力學的基本規則，即使電路在電力方面具有很好的可測試性，也可能難以測試。 許多因素會限制電力測試性。 如果測試點不够或太小，探頭床轉接器將難以到達電路的每個節點。 如果測試點的位置誤差和尺寸誤差過大，將出現測試重複性差的問題。 使用探頭底座轉接器時，應注意關於夾緊孔和測試點的尺寸和定位的一系列建議。

5.最佳可測試性的電力先決條件

電力前提條件對於良好的可測試性與機械接觸條件一樣重要，兩者都是不可或缺的。 無法測試門電路。 原因可能是無法通過測試點接觸到啟動輸入端子，或者啟動輸入端子在包裝內，無法從外部訪問。 原則上，這兩個條件都不好。 使測試無法進行。 在設計電路時，應注意通過線上測試方法測試的所有組件應具有一定的機制，以便每個組件都可以進行電力絕緣。 這種機制可以通過禁止輸入端來實現，輸入端可以控制元件的輸出端處於靜態高歐姆狀態。

儘管幾乎所有測試系統都可以以反向驅動的管道將節點的狀態轉換為任何狀態，但最好為相關節點準備禁止的輸入。 首先，將節點置於高歐姆狀態。 然後“輕輕”添加相應級別。

類似地，拍頻發生器總是通過啟動導線、門電路或插入式電橋直接從振盪器背面斷開。 起動輸入端子不得直接連接到電路，而是通過100歐姆電阻器連接到電路。 每個組件都應有自己的啟動、復位或控制引脚。 必須避免許多部件的啟動輸入端子共用一個電阻器並連接到電路。 這條規則也適用於ASIC組件，這些組件還應該有一個引脚，通過該引脚可以將輸出帶到高歐姆狀態。 如果可以在工作電壓接通時重置部件，則測試儀也可以啟動重置。 在這種情況下，可以在測試前簡單地將部件置於規定的狀態。

未使用部件的引線引脚也應易於接近，因為在這些地方未發現短路也可能導致部件故障。 此外，未使用的門電路通常用於將來的設計改進，並且它們可能會更改為電路。 囙此，還必須從一開始就對其進行測試，以確保其工件的可靠性。

6、提高可測試性

使用探針床轉接器時提高可測試性的建議

壓井孔

對角線配寘

定位精度為±0.05mm（±2mil）

直徑精度為±0.076/-0mm（+3/-0mil）

相對於測試點的定位精度為±0.05mm（±2mil）

與部件邊緣的距離至少為3mm

無穿透接觸

測試點

盡可能方形

測試點的直徑至少為0.88mm（35mil）

量測點尺寸精度為±0.076mm（±3mil）

測試點之間的間隔精度為±0.076mm（±3mil）

測試點間距應盡可能為2.5mm

鍍錫，端面可直接焊接

距離部件邊緣至少3mm

所有測試點都可能位於挿件板的背面

測試點應均勻分佈在挿件板上

每個節點至少有一個測試點（100%通道）

備用或未使用的門電路有測試點

電源的多個外部測試點分佈在不同的位置

組件徽標

同方向的徽標文字

清楚標識型號、版本、序號和條碼

組件名稱應清晰可見，並應盡可能直接標記在組件旁邊

關於閃存和其他可程式設計組件

閃速記憶體的程式設計時間有時很長（對於大型記憶體或存儲庫，最長可達1分鐘）。 囙此，此時不允許其他部件反向驅動，否則可能會損壞閃存。 為了避免這種情況，連接到地址匯流排控制線的所有組件必須置於高歐姆狀態。 同樣，數据總線必須能够處於隔離狀態，以確保閃存為空，並且可以為下一步程式設計。

系統內可程式設計組件（ISP）有一些要求，例如Altera、Xil在裡面X和Latuce等公司的產品，以及其他特殊要求。 除了可測試性的機械和電力先決條件外，還應保證程式設計和驗證數據的可能性。 對於Altera和Xil在裡面x組件，使用串列向量格式（串列向量格式SVF），該格式最近幾乎已發展成為行業標準。 許多測試系統可以對這些組件進行程式設計，並使用串列向量格式（SVF）的輸入數據來測試信號發生器。 這些組件通過邊界掃描鍵（邊界掃描Kette JTAG）進行程式設計，並對一系列數據格式進行程式設計。 在收集程式設計數據時，重要的是要考慮電路中的所有元件鏈，而不是僅將資料恢復到要程式設計的元件。

程式設計時，自動測試信號發生器會考慮整個組件鏈，並將其他組件連接到旁路模型。 相反，Lattice需要JEDEC格式的數據，並通過常用的輸入和輸出終端進行並行程式設計。 程式設計後，數據還用於檢查部件功能。 開發部門提供的數據應盡可能簡單，以便測試系統可以直接應用，也可以通過簡單的轉換應用。

8、邊界掃描（JTAG）應注意的事項

基於複雜組件精細網格的組件僅為測試工程師提供少數可訪問的測試點。 此時仍有可能提高可測試性。 為此，可以採用邊界掃描和集成自檢科技來縮短測試完成時間，提高測試效果。

對於開發工程師和測試工程師來說，基於邊界掃描和集成自檢科技的測試策略肯定會新增成本。 開發工程師必須在電路中使用邊界掃描組件（IEEE-1149.1-st和ard），並嘗試使相應的特定測試引脚可訪問（例如測試資料登錄TDI、測試數據輸出TDO、測試時鐘頻率）-TCK公司和測試模式選擇-TMS和ggf公司。 測試重置）。 測試工程師為組件開發邊界掃描模型（BSDL邊界掃描描述語言）。 此時，他必須知道相關組件支持哪些邊界掃描功能和指令。 邊界掃描測試可以診斷引線水准以下的短路和斷路。 此外，如果開發工程師指定，可以通過邊界掃描命令“RunBIST”觸發組件的自動測試。 特別是當電路中有許多ASIC和其他複雜元件時，這些元件沒有常用的測試模型。 通過邊界掃描組件，開發測試模型的成本可以大大降低。

每個組成部分的時間和成本减少程度不同。 對於帶有IC的電路，如果需要100%的發現，則需要大約400000個測試向量。 通過邊界掃描，在相同的故障發現率下，測試向量的數量可以减少到數百個。 囙此，在沒有測試模型或接觸電路節點受限的情况下，邊界掃描法具有特殊的優勢。 是否使用邊界掃描取決於開發、利用和製造成本的新增。 邊界掃描必須滿足查找故障的時間、測試時間、進入市場的時間以及轉接器的成本要求。