PCB科技 - PCB佈線技巧3問答

1 如何處理現實中的一些理論衝突 PCB佈線--Q：在實際中 PCB佈線, 許多理論相互衝突； 例如：1. 處理多個類比電路的連接/數位地面：理論上應該是相互隔離的, 但在實際的小型化和高密度佈線中, 由於空間限制或絕對隔離, 小訊號類比接地軌跡太長, 難以實現理論聯系. PCB工廠的做法是劃分類比電路的接地/數位功能模組成一個完整的島, 和類比/功能模組的數位接地連接到此島. 然後通過溝槽將島連接到“大”地面. 我不知道這種方法是否正確? 2 理論上, 晶體振盪器和CPU之間的連接應盡可能短. 由於結構佈局, 晶體振盪器和CPU之間的連接相對較長且較薄, 囙此受到干擾，工作不穩定. 如何從接線上解决這個問題? 還有很多其他問題, especially EMC and EMI problems in 高速PCB wiring. 有很多衝突, 這是頭痛. 如何解决這些衝突?

答案：1。 基本上，分離類比/數位接地是正確的。 應注意的是，訊號軌跡不應盡可能穿過分割位置（護城河），電源和訊號的回流路徑不應過大。

2、晶體振盪器為類比正回饋振盪電路。 為了獲得穩定的振盪訊號，它必須滿足環路增益和相位規格。 該類比信號的振盪規格很容易受到干擾。 即使添加了地面防護痕迹，也可能無法完全隔離干擾。 如果距離太遠，接地層上的雜訊也會影響正回饋振盪電路。 囙此，晶體振盪器和晶片之間的距離必須盡可能近。

3、高速佈線和電磁干擾要求之間確實存在許多衝突。 但基本原理是，EMI添加的電阻和電容或鐵氧體磁珠不會導致訊號的某些電力特性不符合規範。 囙此，最好使用排列軌跡和PCB堆疊的技巧來解决或减少EMI問題，例如高速訊號進入內層。 最後，使用電阻電容器或鐵氧體磁珠方法來减少對訊號的損壞。

2、在高速設計中，如何解决信號完整性問題？ 如何實現差分接線？ 對於只有一個輸出的時鐘訊號線，如何實現差分接線？ 答：信號完整性基本上是阻抗匹配的問題。 影響阻抗匹配的因素包括信號源的結構和輸出阻抗、軌跡的特性阻抗、負載端的特性和軌跡的拓撲結構。 解決方案是依靠接線的端接和調整拓撲。 在差分對的佈局中需要注意兩點。 一個是兩條導線的長度應盡可能長，另一個是兩條導線之間的距離（該距離由差分阻抗確定）必須保持恒定，即保持平行。 有兩種平行的管道，一種是兩條導線並排在同一個圖層上，另一種是兩條導線在上面和下麵（上下）兩個相鄰的圖層上運行。 一般來說，前者有更多的並行實現。 為了使用差分接線，信號源和接收端都是差分訊號是有意義的。 囙此，不可能對只有一個輸出端子的時鐘訊號使用差分接線。

3. 關於高速差分訊號佈線——問題：當高速差分訊號線對在PCB上並行佈線時, 在阻抗匹配的情况下, 由於兩條導線的相互耦合, 它將帶來許多好處. 然而, 有觀點認為，這將新增訊號的衰减，並影響傳輸距離. 是這樣嗎? 為什麼？? 一些大的 PCB公司 在評估板上看到了盡可能緊密和平行的高速佈線, 而有些人故意讓兩根電線之間的距離突然變得遠近. 我不知道哪一個更好. 我的訊號高於1GHz，阻抗為50歐姆. 使用軟件計算時, 差分線路對是否也計算為50歐姆? 或者計算為100歐姆? 能否在接收端的差分線對之間添加匹配電阻?

答：高頻訊號能量衰减的一個原因是導體損耗（導體損耗），包括集膚效應，另一個原因是介電物質的介電損耗。 當電磁理論分析傳輸線效應時，這兩個因素對訊號衰减的影響程度可以看出。 差動線路的耦合將影響其特性阻抗，並變得更小。 根據分壓器原理（分壓器），這將使信號源發送到線路的電壓更小。 至於耦合引起的訊號衰减的理論分析，我還沒有讀過。 差分對的接線方法應緊密並適當平行。 所謂的適當接近是因為距離會影響差分阻抗的值，這是設計差分對的一個重要參數。 並行性的需要也是為了保持差分阻抗的一致性。 如果兩條線路突然遠近，差分阻抗將不一致，這將影響信號完整性和定時延遲。 微分阻抗的計算為2（Z11-Z12），其中Z11是軌跡本身的特性阻抗，Z12是兩條微分線之間耦合產生的阻抗，與線距離有關。 囙此，當差分阻抗設計為100歐姆時，軌跡本身的特性阻抗必須略大於50歐姆。 至於它有多大，可以用模擬軟件計算。