PCB科技 - 基於高速FPGA的PCB設計科技

如果 高速PCB 設計可以像連接原理圖節點一樣簡單，也可以像您在電腦顯示器上看到的那樣美觀, 這將是一件很棒的事情. 然而, 除非設計師是PCB設計新手, 或者非常幸運, 實際的PCB設計通常不像他們從事的電路設計那麼容易. 在設計最終能够正常工作和有人確認效能之前, PCB設計者面臨著許多新的挑戰. 這是的當前狀態 高速PCB 設計規則和設計指南不斷發展. 如果你幸運的話, 它們將形成一個成功的解決方案.

絕大多數PCB都是原理圖設計師，他們精通PCB器件的工作原理和相互影響，以及構成電路板輸入和輸出的各種資料傳輸標準。 專業佈局設計師之間相互合作的結果是，將印刷電路轉換成銅線後會發生什麼。 通常，最終電路板的成敗由原理圖設計者負責。 然而，示意圖設計師越瞭解優秀的佈局科技，就越有機會避免重大問題。

如果設計包含高密度FPGA，那麼在精心設計的原理圖之前可能會面臨許多挑戰。 包括數百個輸入和輸出埠，工作頻率超過5.00MHz（在某些設計中可能更高），錫球間距小至半毫米，所有這些都會在設計單元之間造成不希望的干擾。 相互影響。

併發開關雜訊

為了解决高速數據線上的振鈴和串擾問題，切換到差分訊號是很好的第一步。 由於差分對上的一條線是匯端，另一條線提供源電流，囙此可以從根本上消除電感效應。 當使用差分對傳輸數據時，由於電流保持局部，囙此有助於减少回路中感應電流產生的“反彈”雜訊。 對於高達數百MHz甚至數GHz的射頻，信號理論表明，當阻抗匹配時，可以傳輸最大的訊號功率。 當傳輸線不匹配時，會發生反射，只有部分訊號會從發送方傳輸到接收設備，而其他部分會在發送方和接收方之間來回反彈。 PCB上差分訊號實現的質量將對阻抗匹配（和其他方面）產生很大影響。

微分軌跡設計

Differential trace 設計 基於具有受控阻抗的PCB原理. 這個模型有點像同軸電纜. 在具有受控阻抗的PCB上, 金屬平面層可用作遮罩層, 絕緣體為FR4層壓板, and the conductors are signal trace pairs (see Figure 1). FR4的平均介電常數在4之間.2和4.5. 因為製造誤差未知, 這可能會導致銅線過度腐蝕, 最終會導致阻抗誤差. 計算阻抗的最精確方法 PCB軌跡 is to use a field analysis program (usually two-dimensional, sometimes three-dimensional), 這需要使用有限元直接批量求解整個PCB的麥克斯韋方程組. 該軟件可以根據軌跡間距分析電磁干擾效應, 線條寬度, 線路厚度, 以及絕緣層的高度.

去耦和旁路電容器

確定實際PCB效能是否符合預期的另一個重要方面需要通過添加去耦和旁路電容器來控制。 添加去耦電容器有助於减少PCB電源和接地層之間的電感，並有助於控制PCB上任何位置的訊號和IC的阻抗。 旁路電容器有助於為FPGA提供清潔的電源（提供充電組）。 傳統規則是，去耦電容器應放置在PCB佈線方便的地方，FPGA電源引脚的數量决定去耦電容器的數量。 然而，FPGA的超高開關速度完全打破了這種刻板印象。

在典型的FPGA板設計中，最靠近電源的電容器為負載電流變化提供頻率補償。 為了提供低頻濾波並防止電源電壓下降，使用了大型去耦電容器。 電壓降是由於設計電路啟動時電壓調節器的響應延遲引起的。 這種大型電容器通常是具有良好低頻響應的電解電容器，其頻率回應範圍從直流到幾百kHz。

每次FPGA輸出變化都需要對訊號線進行充電和放電，這需要能量。 旁路電容器的功能是在較寬的頻率範圍內提供局部儲能。 此外，需要具有小串聯電感的小電容器為高頻瞬態提供高速電流。 在消耗高頻電容器的能量後，響應緩慢的大電容器繼續提供電流。

通常，去耦電容器的接線應絕對短，包括通孔中的垂直距離。 即使稍有新增，也會新增導線的電感，從而降低去耦效果。

其他科技

隨著訊號速度的新增，在電路板上輕鬆傳輸數據變得越來越困難。 可以使用其他一些科技來進一步提高PCB的效能。

第一種也是最明顯的方法是簡單的設備佈局。 為最關鍵的連接設計最短和最直接的路徑是常識，但不要低估這一點。 既然最簡單的策略可以獲得最佳結果，為什麼還要費心調整電路板上的訊號？

一種幾乎同樣簡單的方法是考慮訊號線的寬度。 當資料速率高達622MHz或更高時，信號傳導的趨膚效應變得更加突出。 當距離較長時，PCB上非常薄的記錄道（如4或5密耳）將對訊號形成很大的衰减，就像沒有設計衰减的低通濾波器一樣，其衰减隨頻率的新增而變化。 背板越長，頻率越高，訊號線應越寬。 對於長度超過20英寸的背板記錄道，線寬應達到10或12密耳。

通常，電路板上最關鍵的訊號是時鐘訊號。 當時鐘線過長或設計不當時，它將放大抖動和下游偏移，尤其是當速度新增時。 您應該避免使用多層傳輸時鐘，並且在時鐘線上不要有過孔，因為過孔會新增阻抗變化和反射。 如果必須使用內層來佈置時鐘，則上層和下層應使用地平面來减少延遲。 當設計使用FPGA PLL時，功率平面上的雜訊將新增PLL抖動。 如果這很關鍵，您可以為PLL創建“功率島”。 該島可以在金屬平面中使用較厚的蝕刻，將PLL類比電源與數位電源隔離。

最後，最好的方法之一是參攷FPGA製造商提供的參攷板。 大多數製造商將提供參攷板的源佈局資訊，儘管由於私人資訊問題可能需要特殊應用。 這些電路板通常包含標準的高速輸入/輸出介面，因為FPGA製造商在描述和認證其設備時需要使用這些介面。 然而，請記住，這些電路板通常設計用於多種目的，可能並不完全符合特定的設計要求。 即便如此，它們仍然可以作為創建解決方案的起點

本文摘要

當然, 本文僅討論一些基本概念. 這裡涉及的任何主題都可以在整本書中討論. 關鍵是在投入大量時間和精力之前，先弄清楚目標是什麼 PCB佈局 design. 佈局設計完成後, 重新設計將耗費大量時間和金錢, 即使軌跡的寬度略有調整. 你不能依賴 PCB佈局 工程師設計出滿足實際需要的產品. 原理圖設計者必須始終提供指導, 做出明智的選擇, 並為解決方案的成功負責.