PCB科技 - 信號完整性研究：注意訊號上升時間

訊號的上升時間對於理解信號完整性問題非常重要。 高速PCB設計中的大多數問題都與它有關，必須給予足够的重視。

訊號上升時間不是訊號從低到高上升所需的時間，而是其中的一部分。業界對它的定義尚未統一。 最好的辦法是遵循上游晶片製造商的定義。 畢竟，這些巨人有發言權。 通常有兩種類型：第一種定義為10-90上升時間，即訊號從高電平的10%上升到90%所需的時間。 另一個是20-80上升時間，即訊號從高電平的20%上升到80%所需的時間。 從IBIS模型中可以看出，兩者都被使用了。 對於相同的波形，20-80的上升時間自然更短。

好吧，理解這一點就足够了。 對於我們的終端應用，確切的數位有時不是很重要，晶片製造商通常不會直接向我們列出這個值。當然，有些晶片可以從IBIS模型中粗略估計這個值。 不幸的是，並不是每種晶片都有IBIS型號。

重要的是要樹立這樣一個概念：上升時間對電路效能有重要影響，只要它小到一定範圍，就必須引起注意，即使它是一個非常模糊的範圍。 沒有必要精確地定義這個範圍標準，也沒有實際意義。 你只需要記住，現時的晶片加工技術使這段時間非常短，已經達到了ps級，是時候關注他的影響了。

隨著訊號上升時間的减少，反射、串擾、軌道坍塌、電磁輻射和地反彈等問題變得更加嚴重，雜訊問題也更難解决。 上一代產品的設計方案可能不適用於這一代產品。

從頻譜分析的角度來看，訊號上升時間的减少相當於訊號頻寬的新增，即訊號中有更多的高頻分量。 正是這些高頻元件使設計變得困難。 互連線路必須被視為傳輸線路，這會產生許多以前沒有的問題。

囙此，要瞭解信號完整性，必須有這樣一個概念：訊號的陡峭上升沿是信號完整性問題的罪魁禍首。