PCB科技 - 信號完整性研究：關注訊號上升時間

訊號的上升時間對於理解 信號完整性 問題. Most of the 問題 in the high-speed PCB設計 與之相關, 你必須對此給予足够的重視.

訊號上升時間不是訊號從低上升到高所需的時間，而是訊號上升時間的一部分。 行業對it的定義尚未統一。 最好的方法是遵循上游晶片製造商的定義。 畢竟，這些巨人有發言權。 通常有兩種類型：第一種定義為10-90上升時間，即訊號從高電平的10%上升到90%所需的時間。 另一個是20-80上升時間，即訊號從高電平的20%上升到80%所需的時間。 從IBIS模型可以看出，兩者都使用。 對於相同的波形，20-80的上升時間自然更短。

好了，這就足够了。 對於我們的終端應用程序，準確的數位有時並不十分重要，晶片製造商通常不會直接向我們列出該值。 當然，一些晶片可以根據IBIS模型粗略估計這個值。 不幸的是，並不是每個你都能找到各種晶片的IBIS型號。

重要的是，我們必須建立這樣一個概念：上升時間對電路效能有重要影響，只要它小到一定範圍，就必須引起注意，即使它是一個非常模糊的範圍。 沒有必要精確定義這一範圍標準，也沒有實際意義。 你只需要記住，當前的晶片處理科技使得這段時間非常短，而且已經達到了ps級，是時候讓你注意他的影響了。

隨著訊號上升時間的减少，反射、串擾、鋼軌坍塌、電磁輻射和地面反彈等問題變得更加嚴重，雜訊問題也更加難以解决。 上一代產品的設計解決方案可能不適用於本代產品。

從頻譜分析的角度來看，訊號上升時間的减少相當於訊號頻寬的新增，即訊號中有更多的高頻成分。 正是這些高頻元件使設計變得困難。 互連線必須被視為傳輸線，這會產生許多以前沒有的問題。

因此, 學習 信號完整性, 你必須有這樣一個概念：訊號的陡峭上升沿是 信號完整性 problems.